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參數(shù)資料
| 型號： | HD6437020VXI |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | SuperH⑩ RISC engine |
| 中文描述： | ⑩的SuperH RISC引擎 |
| 文件頁數(shù)： | 364/507頁 |
| 文件大?。?/td> | 1311K |
| 代理商： | HD6437020VXI |
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HITACHI 351
13.2.7
Serial Status Register
The serial status register (SSR) is an 8-bit register containing multiprocessor bit values, and status
flags that indicate SCI operating status.
The CPU can always read and write the SSR, but cannot write 1 in the status flags (TDRE, RDRF,
ORER, PER, and FER). These flags can be cleared to 0 only if they have first been read (after
being set to 1). Bits 2 (TEND) and 1 (MPB) are read-only bits that cannot be written. The SSR is
initialized to H'84 by a reset or in standby mode.
Bit:
7
6
5
4
3
2
1
0
Bit name:
TDRE
RDRF
ORER
FER
PER
TEND
MPB
MPBT
Initial value:
1
0
0
0
0
1
R
0
R
0
R/W:
R/(W)*
R/(W)*
R/(W)*
R/(W)*
R/(W)*
R/W
Note:
Write 0 to clear flag.
Bit 7 (transmit data register empty (TDRE)): TDRE indicates that the SCI has loaded transmit
data from the TDR into the TSR and serial transmit new data can be written in the TDR.
Bit 7: TDRE
Description
0
TDR contains valid transmit data
TDRE is cleared to 0 when:
Software reads TDRE after it has been set to 1, then writes 0 in TDRE
The DMAC writes data in TDR
1
TDR does not contain valid transmit data (initial value)
TDRE is set to 1 when:
The chip is reset or enters standby mode
The TE bit in the serial control register (SCR) is cleared to 0
TDR contents are loaded into TSR, so new data can be written in TDR
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