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參數(shù)資料
| 型號： | HCS12COREUG |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Device User Guide V01.18 |
| 中文描述： | 設備的用戶手冊V01.18 |
| 文件頁數(shù)： | 117/130頁 |
| 文件大小： | 512K |
| 代理商： | HCS12COREUG |
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A.6.2 Slave Mode
Figure A-7
and
Figure A-8
illustrate the slave mode timing. Timing values are shown in
Table A-18
.
Figure A-7 SPI Slave Timing (CPHA = 0)
Figure A-8 SPI Slave Timing (CPHA =1)
SCK
(INPUT)
SCK
(INPUT)
MOSI
(INPUT)
MISO
(OUTPUT)
SS
(INPUT)
1
9
5
6
MSB IN
BIT 6 . . . 1
LSB IN
MSB OUT
SLAVE LSB OUT
BIT 6 . . . 1
10
4
4
2
7
(CPOL
=
0)
(CPOL
=
1)
3
12
SLAVE
12
11
10
11
8
SCK
(INPUT)
SCK
(INPUT)
MOSI
(INPUT)
MISO
(OUTPUT)
1
5
6
MSB IN
BIT 6 . . . 1
LSB IN
MSB OUT
SLAVE LSB OUT
BIT 6 . . . 1
4
4
9
11
12
10
(CPOL
=
0)
(CPOL
=
1)
SS
(INPUT)
2
12
11
3
SLAVE
7
8
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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