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參數(shù)資料
| 型號(hào)： | HB52RF1289E2 |
| 廠商： | Elpida Memory, Inc. |
| 英文描述： | 1 GB Registered SDRAM DIMM 128-Mword 】 72-bit, 133 MHz Memory Bus, 2-Bank Module (36 pcs of 64 M 】 4 Components) PC133 SDRAM |
| 中文描述： | 1 GB的注冊(cè)SDRAM的內(nèi)存128 Mword】72位，133 MHz內(nèi)存總線，2銀模塊（36個(gè)64 M】4組件）PC133 SDRAM的 |
| 文件頁(yè)數(shù)： | 6/16頁(yè) |
| 文件大小： | 161K |
| 代理商： | HB52RF1289E2 |
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HB52RF1289E2-75B
Data Sheet E0018H10
6
Byte No. Function described
Bit7 Bit6 Bit5 Bit4 Bit3 Bit2 Bit1 Bit0 Hex value Comments
20
SDRAM device attributes:
W
latency
0
0
0
0
0
0
0
1
01
0
21
SDRAM device attributes
0
0
0
1
1
1
1
1
1F
Registered
22
SDRAM device attributes:
General
0
0
0
0
1
1
1
0
0E
V
CC
± 10%
23
SDRAM cycle time
(2nd highest
CE
latency)
10 ns
1
0
1
0
0
0
0
0
A0
CL = 2
*
5
24
SDRAM access from Clock
(2nd highest
CE
latency)
6 ns
0
1
1
0
0
0
0
0
60
*
5
25
SDRAM cycle time
(3rd highest
CE
latency)
Undefined
0
0
0
0
0
0
0
0
00
26
SDRAM access from Clock (3rd
highest
CE
latency)
Undefined
0
0
0
0
0
0
0
0
00
27
Minimum row precharge time
0
0
0
1
0
1
0
0
14
20 ns
28
Row active to row active min
RE
to
CE
delay min
Minimum
RE
pulse width
0
0
0
0
1
1
1
1
0F
15 ns
29
0
0
0
1
0
1
0
0
14
20 ns
30
0
0
1
0
1
1
0
1
2D
45 ns
31
Density of each bank on module 1
0
0
0
0
0
0
0
80
2 bank
512M byte
32
Address and command signal
input setup time
0
0
0
1
0
1
0
1
15
1.5 ns*
5
33
Address and command signal
input hold time
0
0
0
0
1
0
0
0
08
0.8 ns*
5
34
Data signal input setup time
0
0
0
1
0
1
0
1
15
1.5 ns*
5
35
Data signal input hold time
0
0
0
0
1
0
0
0
08
0.8 ns*
5
36 to 61 Superset information
0
0
0
0
0
0
0
0
00
Future use
62
SPD data revision code
0
0
0
0
0
0
1
0
02
JEDEC2
63
Checksum for bytes 0 to 62
1
0
1
0
1
1
0
1
AD
173
64
Manufacturer’s JEDEC ID code
0
0
0
0
0
1
1
1
07
HITACHI
65 to 71 Manufacturer’s JEDEC ID code
0
0
0
0
0
0
0
0
00
72
Manufacturing location
×
×
×
×
×
×
×
×
××
*
2
(ASCII-
8bit code)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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