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參數資料
| 型號： | FDC37C67X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設及接口 |
| 英文描述： | ENHANCED SUPER I/O CONTROLLER WITH FAST IR |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP100 |
| 封裝： | QFP-100 |
| 文件頁數： | 78/194頁 |
| 文件大小： | 546K |
| 代理商： | FDC37C67X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁當前第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁
78
Table 35 - Register Summary for an Individual UART Channel
REGISTER
ADDRESS*
REGISTER NAME
REGISTER
SYMBOL
BIT 0
BIT 1
ADDR = 0
DLAB = 0
Receive Buffer Register (Read Only)
RBR
Data Bit 0
(Note 1)
Data Bit 1
ADDR = 0
DLAB = 0
Transmitter Holding Register (Write Only)
THR
Data Bit 0
Data Bit 1
ADDR = 1
DLAB = 0
Interrupt Enable Register
IER
Enable
Received Data
Available
Interrupt
(ERDAI)
Enable
Transmitter
Holding
Register
Empty
Interrupt
(ETHREI)
ADDR = 2
Interrupt Ident. Register (Read Only)
IIR
"0" if Interrupt
Pending
Interrupt ID Bit
ADDR = 2
FIFO Control Register (Write Only)
FCR
(Note 7)
FIFO Enable
RCVR FIFO
Reset
ADDR = 3
Line Control Register
LCR
Word Length
Select Bit 0
(WLS0)
Word Length
Select Bit 1
(WLS1)
ADDR = 4
MODEM Control Register
MCR
Data Terminal
Ready (DTR)
Data Ready
(DR)
Request to
Send (RTS)
ADDR = 5
Line Status Register
LSR
Overrun Error
(OE)
ADDR = 6
MODEM Status Register
MSR
Delta Clear to
Send (DCTS)
Delta Data Set
Ready
(DDSR)
ADDR = 7
Scratch Register (Note 4)
SCR
Bit 0
Bit 1
ADDR = 0
DLAB = 1
Divisor Latch (LS)
DDL
Bit 0
Bit 1
ADDR = 1
DLAB = 1
*DLAB is Bit 7 of the Line Control Register (ADDR = 3).
Note 1: Bit 0 is the least significant bit. It is the first bit serially transmitted or received.
Note 2: When operating in the XT mode, this bit will be set any time that the transmitter shift
register is empty.
Divisor Latch (MS)
DLM
Bit 8
Bit 9
相關PDF資料 |
PDF描述 |
|---|---|
| FDC37C957FR | ULTRA I/O CONTROLLER FOR PORTABLE APPLICATIONS |
| FDC37M600 | ENHANCED SUPER I/O CONTROLLER WITH INFRARED SUPPORT |
| FDC37M601 | ENHANCED SUPER I/O CONTROLLER WITH INFRARED SUPPORT |
| FDC37M602 | ENHANCED SUPER I/O CONTROLLER WITH INFRARED SUPPORT |
| FDC37M603 | ENHANCED SUPER I/O CONTROLLER WITH INFRARED SUPPORT |
相關代理商/技術參數 |
參數描述 |
|---|---|
| FDC37C682QFP | 制造商:SMSC 功能描述: |
| FDC37C68X | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Peripheral (Multifunction) Controller |
| FDC37C75LJP | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Floppy Disk Controller |
| FDC37C77 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Peripheral IC |
| FDC37C78 | 制造商:SMSC 制造商全稱:SMSC 功能描述:Floppy Disk Controller |
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