參數(shù)資料
型號： EP2S60F484I4N
廠商： Altera
文件頁數(shù)： 730/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 60K 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 20
系列： Stratix® II
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計： 2544192
輸入/輸出數(shù)： 334
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
配用： 544-1700-ND - DSP KIT W/STRATIX II EP2S60N
544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N
其它名稱： 544-1910
EP2S60F484I4N-ND
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11–20
Altera Corporation
Stratix II Device Handbook, Volume 2
May 2007
Termination Schemes
Figure 11–23. Simple Parallel Fly-By Termination
Thevenin Parallel Termination
An alternative parallel termination scheme uses a Thevenin voltage
divider (see Figure 11–24). The RT is split between R1 and R2, which equals
the line impedance when combined.
Figure 11–24. Thevenin Parallel Termination
As noted in the previous section, stub length is dependent on signal rise
and fall time and should be kept to a minimum. If your design requires a
long termination line between the terminator and receiver, use fly-by
termination or Thevenin fly-by termination (see Figures 11–23 and
Zo = 50 Ω
RT = Zo
Receiver / Load
Pad
Source
Zo= 50 Ω
R2
R1
R2 = Zo
S
L
VCC
Stub
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PDF描述
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