參數(shù)資料
型號： EP2S15F672C5N
廠商： Altera
文件頁數(shù)： 662/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 15K 672-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 10
系列： Stratix® II
LAB/CLB數(shù)： 780
邏輯元件/單元數(shù)： 15600
RAM 位總計： 419328
輸入/輸出數(shù)： 366
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 672-BBGA
供應(yīng)商設(shè)備封裝： 672-BGA（27x27）
其它名稱： 544-1881
EP2S15F672C5N-ND
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Altera Corporation
9–3
January 2008
Stratix II Device Handbook, Volume 2
IEEE 1149.1 (JTAG) Boundary-Scan Testing for Stratix II and Stratix II GX Devices
Table 9–1 summarizes the functions of each of these pins.
The IEEE Std. 1149.1 BST circuitry requires the following registers:
■
The instruction register determines the action to be performed and
the data register to be accessed.
■
The bypass register is a 1-bit-long data register that provides a
minimum-length serial path between TDI and TDO.
■
The boundary-scan register is a shift register composed of all the
boundary-scan cells of the device.
Table 9–1. IEEE Std. 1149.1 Pin Descriptions
Pin
Description
Function
TDI
Test data input
Serial input pin for instructions as well as test and programming data.
Data is shifted in on the rising edge of TCK.
TDO
Test data output
Serial data output pin for instructions as well as test and programming
data. Data is shifted out on the falling edge of TCK. The pin is tri-stated
if data is not being shifted out of the device.
TMS
Test mode select
Input pin that provides the control signal to determine the transitions of
the Test Access Port (TAP) controller state machine. Transitions within
the state machine occur at the rising edge of TCK. Therefore, TMS
must be set up before the rising edge of TCK. TMS is evaluated on the
rising edge of TCK.
TCK
Test clock input
The clock input to the BST circuitry. Some operations occur at the
rising edge, while others occur at the falling edge.
TRST
Test reset input
(optional)
Active-low input to asynchronously reset the boundary-scan circuit.
This pin should be driven low when not in boundary-scan operation
and for non-JTAG users the pin should be permanently tied to GND.
相關(guān)PDF資料
PDF描述
1N4148 DIODE SGL JUNC 100V 4.0NS DO-35
RMC35DRAH-S734 CONN EDGECARD 70POS .100 R/A PCB
ECC08DCAH CONN EDGECARD 16POS R/A .100 SLD
GCB15DHLN CONN EDGECARD 30POS .050 DIP SLD
GBM18DCWT CONN EDGECARD 36POS DIP .156 SLD
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參數(shù)描述
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EP2S180F1020C3GA 制造商:Altera Corporation 功能描述:FPGA Stratix
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