You can configure Stratix
參數(shù)資料
型號： EP1S60F1020C7N
廠商： Altera
文件頁數(shù)： 689/864頁
文件大小： 0K
描述： IC STRATIX FPGA 60K LE 1020-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標準包裝： 8
系列： Stratix®
LAB/CLB數(shù)： 5712
邏輯元件/單元數(shù)： 57120
RAM 位總計： 5215104
輸入/輸出數(shù)： 773
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1020-BBGA
供應商設備封裝： 1020-FBGA（33x33）
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Altera Corporation
11–1
July 2005
11. Configuring Stratix &
Stratix GX Devices
Introduction
You can configure Stratix and Stratix GX devices using one of several
configuration schemes. All configuration schemes use either a
microprocessor, configuration device, or a download cable. See
This chapter discusses how to configure one or more Stratix or Stratix GX
devices. It should be used together with the following documents:
■
MasterBlaster Serial/USB Communications Cable Data Sheet
■
USB Blaster USB Port Download Cable Development Tools Data Sheet
■
ByteBlaster II Parallel Port Download Cable Data Sheet
■
ByteBlasterMV Parallel Port Download Cable Data Sheets
■
Configuration Devices for SRAM-Based LUT Devices Data Sheet
■
Enhanced Configuration Devices (EPC4, EPC8, & EPC16) Data Sheet
Table 11–1. Stratix & Stratix GX Device Configuration Schemes
Configuration Scheme
Typical Use
Fast passive parallel (FPP)
Configuration with a parallel synchronous configuration device or microprocessor
interface where eight bits of configuration data are loaded on every clock cycle.
Passive serial (PS)
Configuration with a serial synchronous microprocessor interface or the
MasterBlasterTM communications cable, USB Blaster, ByteBlasterTM II, or
ByteBlasterMV parallel port download cable.
Passive parallel
asynchronous (PPA)
Configuration with a parallel asynchronous microprocessor interface. In this
scheme, the microprocessor treats the target device as memory.
Remote/local update FPP
Configuration using a NiosTM (16-bit ISA) and Nios II (32-bit ISA) or other
embedded processor. Allows you to update the Stratix or Stratix GX device
configuration remotely using the FPP scheme to load data.
Remote/local update PS
Passive serial synchronous configuration using a Nios or other embedded
processor. Allows you to update the Stratix or Stratix GX device configuration
remotely using the PS scheme to load data.
Remote/local update PPA
Passive parallel asynchronous configuration using a Nios or other embedded
processor. In this scheme, the Nios microprocessor treats the target device as
memory. Allows you to update the Stratix or Stratix GX device configuration
remotely using the PPA scheme to load data.
Joint Test Action Group
(JTAG)
Configuration through the IEEE Std. 1149.1 JTAG pins. You can perform JTAG
configuration with either a download cable or an embedded device. Ability to use
SignalTap II Embedded Logic Analyzer.
S52013-3.2
相關(guān)PDF資料
PDF描述
EP2AGX190FF35C5 IC ARRIA II GX 190K 1152FBGA
EP2AGX190EF29I5 IC ARRIA II GX FPGA 190K 780FBGA
EP2AGX190EF29C4 IC ARRIA II GX FPGA 190K 780FBGA
APA300-CQ208B IC FPGA PROASIC+ 300K 208-CQFP
A54SX32A-1CQ84 IC FPGA SX 48K GATES 84-CQFP
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參數(shù)描述
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EP1S60F1020I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 773 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S60F1508C5ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
EP1S60F1508C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 5712 LABs 1022 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S60F1508C6ES 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet
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