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參數(shù)資料
型號： DSPB56362AG120
廠商： Freescale Semiconductor
文件頁數(shù)： 96/152頁
文件大?。?/td> 0K
描述： IC DSP 24BIT AUD 120MHZ 144-LQFP
標(biāo)準(zhǔn)包裝： 60
系列： DSP56K/Symphony
類型： 音頻處理器
接口： 主機接口，I²C，SAI，SPI
時鐘速率： 120MHz
非易失內(nèi)存： ROM（126 kB）
芯片上RAM： 42kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 3.30V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-LQFP（20x20）
包裝： 托盤
External Memory Expansion Port (Port A)
DSP56362 Technical Data, Rev. 4
3-22
Freescale Semiconductor
153
RD assertion to data valid
tGA
1.75
× T
C 6.5
—
15.4
ns
154
RD deassertion to data not valid7
tGZ
0.0
—
ns
155
WR assertion to data active
0.75
× T
C 0.3
9.1
—
ns
156
WR deassertion to data high impedance
0.25
× T
C
—3.1
ns
1 The number of wait states for Page mode access is specified in the DCR.
2 The refresh period is specified in the DCR.
3 The asynchronous delays specified in the expressions are valid for DSP56362.
4 All the timings are calculated for the worst case. Some of the timings are better for specific cases (e.g., t
PC equals 3 × TC for
read-after-read or write-after-write sequences).
5 There are not any fast enough DRAMs to fit to two wait states Page mode @ 100MHz. See
6 BRW[1:0] (DRAM Control Register bits) defines the number of wait states that should be inserted in each DRAM out-of-page
access.
7 RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF and not tGZ.
Table 3-11
DRAM Page Mode Timings, Three Wait States1, 2, 3, 4
No.
Characteristics
Symbol
Expression
100 MHz
Unit
Min
Max
131 Page mode cycle time for two consecutive accesses of the
same direction
Page mode cycle time for mixed (read and write) accesses.
tPC
4
× T
C
3.5 x Tc
40.0
35.0
—
ns
132 CAS assertion to data valid (read)
tCAC
100 MHz:
2
× T
C 7.0
—
13.0
ns
133 Column address valid to data valid (read)
tAA
100 MHz:
3
× T
C 7.0
—
23.0
ns
134 CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
ns
135 Last CAS assertion to RAS deassertion
tRSH
2.5
× T
C 4.0
21.0
—
ns
136 Previous CAS deassertion to RAS deassertion
tRHCP
4.5
× T
C 4.0
41.0
—
ns
137 CAS assertion pulse width
tCAS
2
× T
C 4.0
16.0
—
ns
138 Last CAS deassertion to RAS assertion5
BRW[1:0] = 00
BRW[1:0] = 01
BRW[1:0] = 10
BRW[1:0] = 11
tCRP
2.25
× T
C 6.0
3.75
× T
C 6.0
4.75
× T
C 6.0
6.75
× T
C 6.0
—
41.5
61.5
—
ns
Table 3-10
DRAM Page Mode Timings, Two Wait States1, 2, 3, 4 (continued)
No.
Characteristics
Symbol
Expression
80 MHz
Unit
Min
Max
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