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參數(shù)資料
| 型號： | DSP56F826 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 16-bit Hybrid Controller(16位混合控制器) |
| 中文描述： | 16位混合控制器（16位混合控制器） |
| 文件頁數(shù)： | 11/48頁 |
| 文件大?。?/td> | 1011K |
| 代理商： | DSP56F826 |
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Signals and Package Information
56F826 Technical Data
11
TRST
4
Input
(Schmitt)
Test Reset
—As an input, a low signal on this pin provides a reset signal
to the JTAG TAP controller. To ensure complete hardware reset, TRST
should be asserted whenever RESET is asserted. The only exception
occurs in a debugging environment when a hardware device reset is
required and it is necessary not to reset the JTAG/OnCE module. In this
case, assert RESET, but do not assert TRST.
TRST must always be
asserted at power-up.
DE
98
Output
Debug Event
—DE provides a low pulse on recognized debug events.
GPIOB0
66
Input or
Output
Port B GPIO
—These eight dedicated General Purpose I/O (GPIO) pins
can be individually programmed as input or output pins.
After reset, the default state is GPIO input.
GPIOB1
67
GPIOB2
68
GPIOB3
69
GPIOB4
70
GPIOB5
71
GPIOB6
72
GPIOB7
73
GPIOD0
74
Input or
Output
Port D GPIO
—These eight dedicated GPIO pins can be individually
programmed as an input or output pins.
After reset, the default state is GPIO input.
GPIOD1
75
GPIOD2
76
GPIOD3
77
GPIOD4
78
GPIOD5
79
GPIOD6
82
GPIOD7
83
SRD
(GPIOC0)
51
Input/Output
Input/Output
SSI Receive Data (SRD)—
This input pin receives serial data and
transfers the data to the SSI Receive Shift Receiver.
Port C GPIO
—This is a General Purpose I/O (GPIO) pin with the
capability of being individually programmed as input or output.
After reset, the default state is GPIO input.
Table 3. 56F826 Signal and Package Information for the 100 Pin LQFP
Signal
Name
Pin No.
Type
Description
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| DSP56F826BU80E | 制造商:Freescale Semiconductor 功能描述:Digital Signal Processor IC DSP Type:Cor |
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