Table 3-16 JTA" />
參數(shù)資料
型號： DSP56F801FA80E
廠商： Freescale Semiconductor
文件頁數(shù)： 32/48頁
文件大小： 0K
描述： IC DSP 60MHZ 16KB FLASH 48-LQFP
標(biāo)準(zhǔn)包裝： 250
系列： 56F8xx
核心處理器： 56800
芯體尺寸： 16-位
速度： 80MHz
連通性： SCI，SPI
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 11
程序存儲(chǔ)器容量： 20KB（10K x 16）
程序存儲(chǔ)器類型： 閃存
RAM 容量： 2K x 16
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 48-LQFP
包裝： 托盤
56F801 Technical Data, Rev. 17
38
Freescale Semiconductor
3.11 JTAG Timing
Figure 3-27 Test Clock Input Timing Diagram
Table 3-16 JTAG Timing 1, 3
Operating Conditions: V
SS = VSSA = 0 V, VDD = VDDA = 3.0–3.6 V, TA = –40° to +85°C, CL ≤ 50pF
1.
Timing is both wait state and frequency dependent. For the values listed, T = clock cycle. For 80MHz
operation, T = 12.5ns.
Characteristic
Symbol
Min
Max
Unit
TCK frequency of operation2
2.
TCK frequency of operation must be less than 1/8 the processor rate.
3.
Parameters listed are guaranteed by design.
fOP
DC
10
MHz
TCK cycle time
tCY
100
—
ns
TCK clock pulse width
tPW
50
—
ns
TMS, TDI data setup time
tDS
0.4
—
ns
TMS, TDI data hold time
tDH
1.2
—
ns
TCK low to TDO data valid
tDV
—
26.6
ns
TCK low to TDO tri-state
tTS
—
23.5
ns
TRST assertion time
tTRST
50
—
ns
DE assertion time
tDE
8T
—
ns
TCK
(Input)
VM
VIL
VM = VIL + (VIH – VIL)/2
VM
VIH
tPW
tCY
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PDF描述
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