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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 25/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Addendum
May 2001
DSP16410C Digital Signal Processor
Agere Systems Inc.
25
8 Timing Characteristics and Requirements
(continued)
8.1 Phase-Lock Loop
8.2 Wake-Up Latency
Table 13 specifies the wake-up latency for the low-power standby mode. The wake-up latency is the delay between
exiting low-power standby mode and resumption of normal execution.
Table 12. PLL Requirements
Parameter
Symbol
f
VCO
Min
200
Max
500
Unit
MHz
VCO Frequency Range
(V
DD
1A = 1.575 V)
Input Jitter at CKI
PLL Lock Time
CKI Frequency with PLL Enabled
CKI Frequency with PLL Disabled
f
CKI
/(D
+ 2)
—
t
L
f
CKI
f
CKI
—
—
—
6
0
3
200
0.5
40
50
20
ps-rms
ms
MHz
MHz
MHz
D is the PLL input divider and is defined by
pllfrq
[13:9].
Table 13. Wake-Up Latency
Condition
Wake-Up Latency
(PLL Enabled
and Selected
During Normal Execution)
3T
§
+ t
L
(PLL Deselected
During
Normal Execution)
3T
§
The PLL is deselected if the PLLSEL field (
pllcon
[0]) is cleared, which is the default after reset. The PLL is selected if the PLLSEL field
(
pllcon
[0]) is set.
The PLL is disabled (powered down) if the PLLEN field (
pllcon
[1]) is cleared, which is the default after reset. The PLL is enabled (powered
up) if the PLLEN field (
pllcon
[1]) is set.
§
T = CLK clock cycle (f
CLK
= f
CKI
if PLL deselected; f
CLK
= f
CKI
* ((M + 2)/((D + 2) * f(OD))) if PLL enabled and selected).
t
L
= PLL lock-in time (see Table 12).
Low-power Standby Mode
(AWAIT (
alf
[15]) = 1)
PLL Disabled
During Standby
PLL Enabled
During Standby
3T
§
3T
§
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