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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 219/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
163
4 Hardware Architecture
(continued)
4.16 Serial Interface Unit (SIU)
(continued)
4.16.6 ST-Bus Timing Examples
Figures
45
and
46
illustrate SIU timing examples for 2x ST-bus compatibility, which requires active clock generation
with SCK as the clock source and SIFS synchronization enabled (AGEXT = 1, IFSA = 1, and AGSYNC = 1). The
input frame sync, SIFS, is externally generated.
Figure 45
illustrates the functional timing of the internally generated bit clocks, ICK and OCK, assuming the bit
clock divide ratio is two (AGCKLIM = 1). This results in bit clocks that have a period that is twice the period of SCK.
Since the divide ratio is even, the duty cycle of the generated bit clock is 50%. Also shown are the internally gener-
ated frame syncs, IFS and OFS. Refer to
Figure 40 on page 152
for a block diagram of the internal clock genera-
tor.
Clock and Frame Sync Generation with External Clock and Synchronization
(AGCKLIM = 1, SCKK = 1, IFSK = 1, SIFS Has No Effect)
Note: The timing reference T
ACKG
is the active clock period determined by the AGCKLIM[7:0] field (
SCON11
[7:0]).
Figure 45. Clock and Frame Sync Generation with External Clock and Synchronization
(AGEXT = AGSYNC = IFSA = IFSK = 1 and Timing Requires No Resynchronization)
SCK
OCK
SIFS
ICK
OFS
IFS
T
ACKG
SOD
B
0
B
1
B
N
B
N – 1
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