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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 101/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
45
4 Hardware Architecture
(continued)
4.8 Interprocessor Communication
Effective interprocessor (core-to-core) communication
requires synchronization and access to required data.
The following hardware mechanisms support access
synchronization:
The MGU provides core-to-core interrupts and traps.
The MGU provides message buffer interrupts and
flags.
DMAU interrupts.
The following mechanisms support data access:
The MGU can control the occurrence of a synchro-
nizing event (interrupt/trap) for information/status
transfer.
The MGU provides data transfer through its full-
duplex message buffers (
mgi
and
mgo
).
The DMAU can copy data from one core’s TPRAM to
the other core’s TPRAM.
Cores can directly share data in external memory
(ERAM, EROM, or EIO spaces).
Cores can directly share data in the SLM.
Figure 12 illustrates the interprocessor communication
logic provided by MGU0 and MGU1.
Inter-Processor Communication Logic in MGU0 and MGU1
Figure 12. Interprocessor Communication Logic in MGU0 and MGU1
CORE0
MGU0
mgi
mgo
signal
pid
PTRAP
MGOBF MGIBE MGIBF
FLAGS
DMINT[5:4]
(INTERRUPTS
FROM DMAU)
INTERRUPTS
SIGINT
XIO
MUX
BIT 1
BIT 0
TRAP
16
16
CORE1
MGU1
mgi
mgo
signal
pid
PTRAP
MGOBF
MGIBE
MGIBF
FLAGS
INTERRUPTS
SIGINT
XIO
BIT 1
BIT 0
2
imux
0
2
2
MUX
2
0
IMUX0
IMUX1
KEY:
PROGRAM-ACCESSIBLE REGISTERS
imux
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