參數(shù)資料
型號(hào)： DS33R41+
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 179/335頁(yè)
文件大?。?/td> 0K
描述： IC TXRX ETHERNET MAP 400-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 1
類型： 收發(fā)器
驅(qū)動(dòng)器/接收器數(shù)： 4/4
規(guī)程： T1/E1/J1
電源電壓： 3.14 V ~ 3.47 V
安裝類型： 表面貼裝
封裝/外殼： 400-BBGA
供應(yīng)商設(shè)備封裝： 400-PBGA（27x27）
包裝： 托盤
產(chǎn)品目錄頁(yè)面： 1429 (CN2011-ZH PDF)
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DS33R41 Inverse-Multiplexing Ethernet Mapper with Quad Integrated T1/E1/J1 Transceivers
26 of 335
NAME
PIN
TYPE
FUNCTION
TRING4
W9, Y9
O
Transmit Analog Ring Output for Transceiver 4.
Analog line-driver
outputs. Two connections are provided to improve signal quality. These
pins connect via a 1:2 step-up transformer to the network. See Section 10
for details.
T1/E1/J1 TRANSMIT FRAMER INTERFACE
TSERI1
TSERI2
TSERI3
TSERI4
Y4
B9
J2
R7
I
Transmit Serial Data for Transceivers 1–4.
Transmit NRZ serial data.
Sampled on the falling edge of TCLKT when the transmit-side elastic
store is disabled. Sampled on the falling edge of TSYSCLK when the
transmit-side elastic store is enabled.
TSYSCLK1
TSYSCLK2
TSYSCLK3
TSYSCLK4
H4
J5
A6
Y5
I
Transmit System Clock for Transceivers 1–4.
8.192MHz clock used for
Interleaved Bus Operation. Used when the transmit-side elastic-store
function is enabled. See the Interleaved PCM Bus Operation section for
details on 8.192MHz operation using the IBO.
TSSYNC1
TSSYNC2
TSSYNC3
TSSYNC4
W4
E13
A2
N13
I
Transmit System Sync for Transceivers 1–4.
Only used when the
transmit-side elastic store is enabled. A pulse at this pin will establish
either frame or multiframe boundaries for the transmit side. Should be tied
low in applications that do not use the transmit-side elastic store.
TCLKT1
TCLKT2
TCLKT3
TCLKT4
U4
A9
J3
N9
I
Transmit Clock for Transceivers 1–4.
1.544MHz or a 2.048MHz
primary clock. Used to clock data through the transmit-side formatter. Not
used for most DS33R41 applications.
TCHBLK1
TCHBLK2
TCHBLK3
TCHBLK4
M4
A14
D3
P11
O
Transmit Channel Block for Transceivers 1–4.
A user-programmable
output that can be forced high or low during any of the channels.
Synchronous with TSYSCLK when the transmit-side elastic store is
enabled. Useful for locating individual channels in drop-and-insert
applications, for external per-channel loopback, and for per-channel
conditioning.
TCHCLK1
TCHCLK2
TCHCLK3
TCHCLK4
Y3
C13
E3
L9
O
Transmit Channel Clock for Transceivers 1–4.
A 192kHz (T1) or
256kHz (E1) clock that pulses high during the LSB of each channel. Can
also be programmed to output a gated transmit-bit clock for fractional
T1/E1 applications. Synchronous with TSYSCLK when the transmit-side
elastic store is enabled. Useful for parallel-to-serial conversion of channel
data.
TSYNC1
TSYNC2
TSYNC3
TSYNC4
W3
D13
C2
P6
I/O
Transmit Sync for Transceivers 1–4.
A pulse at this pin will establish
either frame or multiframe boundaries for the transmit side. Can be
programmed to output either a frame or multiframe pulse. If this pin is set
to output pulses at frame boundaries, it can also be set via IOCR1.3 to
output double-wide pulses at signaling frames in T1 mode.
TSIG1
TSIG2
TSIG3
TSIG4
V5
B8
H2
P7
I
Transmit Signaling Input for Transceivers 1–4.
When enabled, this
input will sample signaling bits for insertion into outgoing PCM data
stream. Sampled on the falling edge of TCLKT when the transmit-side
elastic store is disabled. Sampled on the falling edge of TSYSCLK when
the transmit-side elastic store is enabled.
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PDF描述
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