參數(shù)資料
型號： DS3112
廠商： DALLAS SEMICONDUCTOR
元件分類： Digital Transmission Controller
英文描述： DATACOM, FRAMER, PBGA256
封裝： 27 X 27 MM, PLASTIC, BGA-256
文件頁數(shù)： 18/134頁
文件大?。?/td> 900K
代理商： DS3112
DS3112
114 of 134
AC CHARACTERISTICS – LOW SPEED (T1 and E1) PORTS
(0
C to 70C; VDD = 3.3V 5% for DS3112;
-40
C to +85C; VDD = 3.3V 5% for DS3112N)
Parameter
Symbol
Min
Typ
Max
Units
Notes
LRCLK / LRCCLK / LTCLK /
LTCCLK Clock Period
t1
648
488
ns
1
2
LRCLK Clock High Time
t2
294
204
324
244
354
284
ns
1
2
LTCLK / LTCCLK / LRCCLK Clock
High Time
t2
100
ns
LRCLK Clock Low Time
t3
294
204
324
244
354
284
ns
1
2
LTCLK / LTCCLK / LRCCLK Clock
Low Time
t3
100
ns
LTDAT Set Up Time to the Falling
Edge or Rising Edge of LTCLK /
LTCCLK
t4
50
ns
LTDAT Hold Time from the Falling
Edge or Rising Edge of LTCLK /
LTCCLK
t5
50
ns
Delay from the Rising Edge or
Falling Edge of LRCLK to Data
Valid on LRDAT
t6
25
ns
Delay from the Rising Edge or
Falling Edge of LRCCLK to Data
Valid on LRDAT
t6
100
ns
5
NOTES:
1. T3 Mode
2. E3 Mode
3. In Normal Mode, LTDAT is sampled on the falling edge of LTCLK / LTCCLK and LRDAT is
updated on the rising edge of LRCLK / LRCCLK
4. In Inverted Mode, LTDAT is sampled on the rising edge of LTCLK / LTCCLK and LRDAT is
updated on the falling edge of LRCLK / LRCCLK
5. LRCCLK is enabled (see Section 4.2 and Figures 1A and 1B and 1C for details)
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