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參數(shù)資料
| 型號： | DK-DEV-4CGX150N |
| 廠商： | Altera |
| 文件頁數(shù)： | 7/42頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEVELOPMENT CYCLONE IV GX |
| 應(yīng)用說明： | Cyclone IV Design Guidelines |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview |
| 軟件下載： | DK-DEV-4CGX150N Kit Install |
| 特色產(chǎn)品： | Cyclone? IV GX FPGA Development Kit |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | CYCLONE® IV GX |
| 類型： | FPGA |
| 適用于相關(guān)產(chǎn)品： | Cyclone IV GX |
| 所含物品： | 板，線纜，文檔，電源 |
| 其它名稱： | 544-2713 |
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Chapter 1: Cyclone IV Device Datasheet
1–15
Operating Conditions
December 2013
Altera Corporation
LVDS
(Column
I/Os)
2.375
2.5
2.625
100
—
0.05
DMAX 500 Mbps
1.80
247
—
600
1.125
1.25
1.375
0.55
500 Mbps
D
MAX
700 Mbps
1.80
1.05
DMAX > 700 Mbps
1.55
BLVDS (Row
I/Os) (4)
2.375
2.5
2.625
100
—
BLVDS
(Column
I/Os) (4)
2.375
2.5
2.625
100
—
mini
-LVDS
(Row I/Os)
2.375
2.5
2.625
—
300
—
600
1.0
1.2
1.4
mini
-LVDS
(Column
I/Os) (5)
2.375
2.5
2.625
—
300
—
600
1.0
1.2
1.4
RSDS (Row
I/Os) (5)
2.375
2.5
2.625
—
100
200
600
0.5
1.2
1.5
RSDS
(Column
I/Os) (5)
2.375
2.5
2.625
—
100
200
600
0.5
1.2
1.5
PPDS (Row
I/Os) (5)
2.375
2.5
2.625
—
100
200
600
0.5
1.2
1.4
PPDS
(Column
I/Os) (5)
2.375
2.5
2.625
—
100
200
600
0.5
1.2
1.4
Notes to Table 1–20:
(1) For an explanation of terms used in Table 1–20, refer to “Glossary” on page 1–37.
(2) VIN range: 0 V VIN 1.85 V.
(3) RL range: 90 RL 110 .
(4) There are no fixed VIN, VOD, and VOS specifications for BLVDS. They depend on the system topology.
(5) The Mini
-LVDS, RSDS, and PPDS standards are only supported at the output pins.
(6) The LVPECL I/O standard is only supported on dedicated clock input pins. This I/O standard is not supported for output pins.
Table 1–20. Differential I/O Standard Specifications for Cyclone IV Devices (1) (Part 2 of 2)
I/O Standard
VCCIO (V)
VID (mV)
VIcM (V) (2)
VOD (mV) (3)
VOS (V) (3)
Min
Typ
Max
Min
Max
Min
Condition
Max
Min
Typ
Max
Min
Typ
Max
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