Inputs: Logic 0 = DGND, Logic 1 = VLC, SDA C
參數(shù)資料
型號(hào)： CS5364-CQZR
廠商： Cirrus Logic Inc
文件頁(yè)數(shù)： 9/42頁(yè)
文件大小： 0K
描述： IC ADC 4CH 114DB 216KHZ 48-LQFP
標(biāo)準(zhǔn)包裝： 2,000
位數(shù)： 24
采樣率（每秒）： 216k
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 580mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP（7x7）
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 4 個(gè)差分，單極
配用： CDB5364-ND - EVALUATION BOARD FOR CS5364
DS625F4
17
CS5364
SWITCHING SPECIFICATIONS - CONTROL PORT - IC TIMING
Inputs: Logic 0 = DGND, Logic 1 = VLC, SDA CL = 30 pF
Notes:
1.
Data must be held for sufficient time to bridge the transition time, tfc, of SCL.
Figure 5. IC Timing
Parameter
Symbol
Min
Max
Unit
SCL Clock Frequency
fscl
-
100
kHz
RST Rising Edge to Start
tirs
600
-
ns
Bus Free Time Between Transmissions
tbuf
4.7
s
Start Condition Hold Time (prior to first clock pulse)
thdst
4.0
s
Clock Low time
tlow
4.7
Clock High Time
thigh
4.0
Setup Time for Repeated Start Condition
tsust
4.7
SDA Hold Time from SCL Falling
thdd
0
SDA Setup time to SCL Rising
tsud
600
ns
Rise Time of SCL and SDA
trc
-1
s
Fall Time SCL and SDA
tfc
-300
ns
Setup Time for Stop Condition
tsusp
4.7
-
s
Acknowledge Delay from SCL Falling
tack
300
1000
ns
t
buf
t
hdst
t
lo w
t
hdd
t
high
t
sud
Stop
Sta rt
SD A
SCL
t
irs
RS T
t
hdst
t
rc
t
fc
t sust
t susp
Sta rt
Stop
Re p e at e d
t
rd
t
fd
t
ack
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PDF描述
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