Notes: 10. tspi
參數(shù)資料
型號： CS4341-CZZ
廠商： Cirrus Logic Inc
文件頁數(shù)： 5/34頁
文件大?。?/td> 0K
描述： IC DAC STER 24BIT 96KHZ 16TSSOP
標(biāo)準(zhǔn)包裝： 96
位數(shù)： 24
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 2
電壓電源： 單電源
功率耗散（最大）： 90mW
工作溫度： -10°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 管件
輸出數(shù)目和類型： 2 電壓，單極
采樣率（每秒）： 96k
產(chǎn)品目錄頁面： 756 (CN2011-ZH PDF)
其它名稱： 598-1050-5
CS4341
DS298F5
13
SWITCHING CHARACTERISTICS - CONTROL PORT INTERFACE (SPI)
Notes: 10. tspi only needed before first falling edge of CS after RST rising edge. tspi = 0 at all other times.
11. Data must be held for sufficient time to bridge the transition time of CCLK.
12. For fsclk < 1 MHz.
Parameter
Symbol
Min
Max
Unit
SPI Mode
CCLK Clock Frequency
fsclk
-6
MHz
RST Rising Edge to CS Falling
tsrs
500
-
ns
CCLK Edge to CS Falling
(Note 10)
tspi
500
-
ns
CS High Time Between Transmissions
tcsh
1.0
-
s
CS Falling to CCLK Edge
tcss
20
-
ns
CCLK Low Time
tscl
-ns
CCLK High Time
tsch
-ns
CDIN to CCLK Rising Setup Time
tdsu
40
-
ns
CCLK Rising to DATA Hold Time
(Note 11)
tdh
15
-
ns
Rise Time of CCLK and CDIN
(Note 12)
tr2
-100
ns
Fall Time of CCLK and CDIN
(Note 12)
tf2
-100
ns
1
MCLK
-----------------
1
MCLK
-----------------
t r2
t f2
t dsu t dh
t sch
t scl
CS
CCLK
CDIN
t css
t csh
t spi
t srs
RST
Figure 15. Control Port Timing - SPI Mode
相關(guān)PDF資料
PDF描述
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CS4354-CSZ IC DAC 24BIT SRL 14SOIC
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參數(shù)描述
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