參數資料
型號: CDCE913_1
廠商: Texas Instruments, Inc.
英文描述: Programmable 1-PLL VCXO Clock Synthesizer With 1.8-V, 2.5-V, and 3.3-V Outputs
中文描述: 可編程1 - PLL頻率石英振蕩器時鐘合成器的1.8 V,2.5 V和3.3 V輸出
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代理商: CDCE913_1
www.ti.com
TIMING REQUIREMENTS
over recommended ranges of supply voltage, load, and operating free-air temperature
CDCE913
CDCEL913
SCAS849A–JUNE 2007–REVISED AUGUST 2007
MIN
NOM
MAX
UNIT
CLK_IN REQUIREMENTS
PLL bypass mode
PLL mode
0
8
160
160
f
CLK
LVCMOS clock input frequency
MHz
t
r
/ t
f
Rise and fall time CLK signal (20% to 80%)
Duty cycle CLK at V
DD
/2
3
ns
40%
60%
STANDARD
MODE
MIN
FAST
MODE
MIN
UNIT
MAX
MAX
SDA/SCL TIMING REQUIREMENTS (see
Figure 12
)
f
SCL
SCL clock frequency
t
su(START)
START setup time (SCL high before SDA low)
t
h(START)
START hold time (SCL low after SDA low)
t
w(SCLL)
SCL low-pulse duration
t
w(SCLH)
SCL high-pulse duration
t
h(SDA)
SDA hold time (SDA valid after SCL low)
t
su(SDA)
SDA setup time
t
r
SCL/SDA input rise time
t
f
SCL/SDA input fall time
t
su(STOP)
STOP setup time
t
BUS
Bus free time between a STOP and START condition
0
100
0
400
kHz
μ
s
μ
s
μ
s
μ
s
μ
s
ns
ns
ns
μ
s
μ
s
4.7
0.6
0.6
1.3
0.6
4
4.7
4
0
3.45
0
0.9
250
100
1000
300
300
300
4
0.6
1.3
4.7
Copyright 2007, Texas Instruments Incorporated
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5
Product Folder Link(s):
CDCE913 CDCEL913
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