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參數(shù)資料
| 型號(hào)： | ARM7TDMI |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | general purpose 32-bit microprocessors |
| 中文描述： | 通用32位微處理器 |
| 文件頁數(shù)： | 76/268頁 |
| 文件大?。?/td> | 1289K |
| 代理商： | ARM7TDMI |
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ARM Instruction Set - LDR, STR
ARM7TDMI Data Sheet
ARM DDI 0029E
4-34
O
4.10 Halfword and Signed Data Transfer
(LDRH/STRH/LDRSB/LDRSH)
The instruction is only executed if the condition is true. The various conditions are
defined in
·
Table 4-2: Condition code summary
on page 4-5. The instruction encoding
is shown in
·
Figure 4-16: Halfword and signed data transfer with register offset
,
below, and
·
Figure 4-17: Halfword and signed data transfer with immediate offset
on
page 4-35.
These instructions are used to load or store half-words of data and also load
sign-extended bytes or half-words of data. The memory address used in the transfer
is calculated by adding an offset to or subtracting an offset from a base register. The
result of this calculation may be written back into the base register if auto-indexing is
required.
Figure 4-16: Halfword and signed data transfer with register offset
Cond
0 0 0 P U 0 W L
Rn
Rd
0
0 0
0
Rm
0
3
4
7
8
11
12
15
16
19
20
21
22
27
28
31
Offset register
S H
00 = SWP instruction
01 = Unsigned halfwords
10 = Signed byte
11 = Signed halfwords
Base register
Load/Store
Source/Destination
register
0 = store to memory
1 = load from memory
Write-back
1 S H 1
0 = no write-back
1 = write address into base
0 = down: subtract offset from
base
1 = up: add offset to base
Up/Down
0 = post: add/subtract offset
after transfer
1 = pre: add/subtract offset
before transfer
Pre/Post indexing
Condition field
23
24
25
5
6
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