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參數(shù)資料
| 型號(hào)： | AM29BDS640GTD8WSI |
| 廠商： | SPANSION LLC |
| 元件分類： | DRAM |
| 英文描述： | 64 Megabit (4 M x 16-Bit) CMOS 1.8 Volt-only Simultaneous Read/Write, Burst Mode Flash Memory |
| 中文描述： | 4M X 16 FLASH 1.8V PROM, 14 ns, PBGA80 |
| 封裝： | 11 X 12 MM, 0.80 MM PITCH, FBGA-80 |
| 文件頁(yè)數(shù)： | 39/65頁(yè) |
| 文件大小： | 899K |
| 代理商： | AM29BDS640GTD8WSI |
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38
Am29BDS640G
October 31, 2002
A D V A N C E I N F O R M A T I O N
AC CHARACTERISTICS
Synchronous/Burst Read
Note:
1. Addresses are latched on the first of either the active edge of CLK or the rising edge of AVD#.
Parameter
Description
D8
(54 MHz)
D3
(54 MHz)
C8
(40 MHz)
C3
(40 MHz)
Unit
JEDEC
Standard
t
IACC
Latency (Even Address in Reduced
Wait-State Handshaking Mode)
Max
87.5
95
ns
Parameter
Description
D8, D9
(54 MHz)
D3, D4
(40 MHz)
C8, C9
(40 MHz)
C3, C4
(54 MHz)
Unit
JEDEC
Standard
t
IACC
Latency—(Standard Handshaking or
Odd Address in Handshake mode)
Max
106
120
ns
t
BACC
Burst Access Time Valid Clock to Output
Delay
Max
13.5
20
ns
t
ACS
Address Setup Time to CLK (Note 1)
Min
5
ns
t
ACH
Address Hold Time from CLK (Note 1)
Min
7
ns
t
BDH
Data Hold Time from Next Clock Cycle
Min
3
ns
t
OE
Output Enable to Output Valid
Max
13.5
20
ns
t
CEZ
Chip Enable to High Z
Max
10
10.5
10
10.5
ns
t
OEZ
Output Enable to High Z
Max
10
10.5
10
10.5
ns
t
CES
CE# Setup Time to CLK
Min
5
ns
t
RDYS
RDY Setup Time to CLK
Min
5
4.5
5
4.5
ns
t
RACC
Ready Access Time from CLK
Max
13.5
14
20
20
ns
t
AAS
Address Setup Time to AVD# (Note 1)
Min
5
ns
t
AAH
Address Hold Time to AVD# (Note 1)
Min
7
ns
t
CAS
CE# Setup Time to AVD#
Min
0
ns
t
AVC
AVD# Low to CLK
Min
5
ns
t
AVD
AVD# Pulse
Min
12
ns
t
ACC
Access Time
Max
70
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