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參數(shù)資料
| 型號： | AK4538VN |
| 廠商： | Asahi Kasei Microsystems Co.,Ltd |
| 元件分類： | Codec |
| 英文描述： | 16Bit DS CODEC with MIC/HP/SPK-AMP |
| 中文描述： | 16位副編解碼器麥克風(fēng)/惠普/胰腎聯(lián)合移植腺苷 |
| 文件頁數(shù)： | 67/70頁 |
| 文件大?。?/td> | 485K |
| 代理商： | AK4538VN |
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ASAHI KASEI
[AK4538]
MS0198-E-01
2003/5
- 67 -
n
Stop of Clock
MCLK can be stopped when PMMIC=PMADC=PMDAC=PMSPK= “0”.
1. When X’tal is used in PLL mode
MCKPD bit
(Addr:01H, D7)
PMXTL bit
(Addr:01H, D6)
PMPLL bit
(Addr:01H, D5)
MCKO bit
(Addr:03H, D4)
(1)
(2)
(3)
Example :
Audio I/F Format : I
2
S
BICK frequency at M aster Mode : 64fs
Input M aster Clock Select at PLL M o de : 11.2896M H z
(1) Addr:04H, Data:62H
(2) Addr:01H, Data:00H
(3) Addr:01H, Data 80H
Figure 56. Stop of Clock Sequence(1)
<Example>
(1) Disable MCKO output : MCKO bit = “1”
→
“0”
(2) Power down X’tal and PLL : PMXTL bit = PMPLL bit = “1”
→
“0”
(3) Pull down the XTI pin : MCKPD = “0”
→
“1”
2. When an external clock is used in PLL mode
MCKPD bit
(Addr:01H, D7)
External MCLK
PMPLL bit
(Addr:01H, D5)
MCKO bit
(Addr:03H, D4)
Input
(1)
(2)
(3)
Example :
Audio I/F : I
2
S
BICK frequency at Master Mode : 64fs
Input Master Clock Select at PLL Mode : 11.2896MHz
(1) Addr:04H, Data:62H
(2) Addr:01H, Data:80H
(3) Stop external clock
Figure 57. Stop of Clock Sequence(2)
<Example>
(1) Stop MCKO output : MCKO bit = “1”
→
“0”
(2) Power down PLL, Pull down the XTI pin : PMPLL bit = “1”
→
“0”, MCKPD = “0”
→
“1”
When the external MCLK becomes Hi-Z or the external MCLK is input by AC couple, MCKI pin should be
pulled down.
(3) Stop an external MCLK
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| AK4541 | AC’97 Rev 2.1 Multimedia Audio CODEC |
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參數(shù)描述 |
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| AK4541 | 制造商:AKM 制造商全稱:AKM 功能描述:AC’97 Rev 2.1 Multimedia Audio CODEC |
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