參數(shù)資料
型號(hào)： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 54/100頁(yè)
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描述： KIT EZLITE ADZS-BF548
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產(chǎn)品： Blackfin? BF50x Series Processors
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： DSP
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學(xué)撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
相關(guān)產(chǎn)品： ADSP-BF542BBCZ-4A-ND - IC DSP 16BIT 400MHZ 400CSBGA
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ADSP-BF542MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGA
ADSP-BF542KBCZ-6A-ND - IC DSP 16BIT 600MHZ 400CSBGA
ADSP-BF547MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Synchronous Burst AC Timing
Table 38 and Figure 28 on Page 57 describe Synchronous Burst
AC operations.
Table 38. Synchronous Burst AC Timing
Parameter
Min
Max
Unit
Timing Requirements
tNDS
DATA15-0 Setup Before NR_CLK
4.0
ns
tNDH
DATA15-0 Hold After NR_CLK
2.0
ns
tNWS
WAIT Setup Before NR_CLK
8.0
ns
tNWH
WAIT Hold After NR_CLK
0.0
ns
Switching Characteristics
tNDO
AMSx, ABE1-0, ADDR19-1, NR_ADV, NR_OE Output Delay After NR_CLK
6.0
ns
tNHO
ABE1-0, ADDR19-1 Output Hold After NR_CLK
–3.0
ns
Figure 28. Synchronous Burst AC Interface Timing
tNDO
tNDO
tNDO
tNWS
tNWH
tNDO
tNHO
tNDH
tNDH
tNDS
tNDS
tNDO
tNHO
Dn
Dn+1
Dn+2
Dn+3
AMSx
NR_CLK
ABE1-0
ADDR19-1
DATA15-0
NR_ADV
NR_OE
WAIT
NOTE: NR_CLK dotted line represents a free running version of NR_CLK that is not visible on the NR_CLK pin.
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