參數(shù)資料
型號(hào)： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁數(shù)： 48/100頁
文件大?。?/td> 0K
描述： KIT EZLITE ADZS-BF548
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產(chǎn)品： Blackfin? BF50x Series Processors
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： DSP
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學(xué)撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
相關(guān)產(chǎn)品： ADSP-BF542BBCZ-4A-ND - IC DSP 16BIT 400MHZ 400CSBGA
ADSP-BF544MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGA
ADSP-BF542MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGA
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ADSP-BF547MBBCZ-5M-ND - IC DSP 16BIT 533MHZ MDDR 400CBGA
ADSP-BF548BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
External Port Bus Request and Grant Cycle Timing
on Page 52 describe external port bus request and grant cycle
operations for synchronous and for asynchronous BR.
Table 35. External Port Bus Request and Grant Cycle Timing with Synchronous BR
Parameter
Min
Max
Unit
Timing Requirements
tBS
BR Asserted to CLKOUT Low Setup
5.0
ns
tBH
CLKOUT Low to BR Deasserted Hold Time
0.0
ns
Switching Characteristics
tSD
CLKOUT Low to AMSx, Address, and ARE/AWE Disable
5.0
ns
tSE
CLKOUT Low to AMSx, Address, and ARE/AWE Enable
5.0
ns
tDBG
CLKOUT Low to BG Asserted Output Delay
4.0
ns
tEBG
CLKOUT Low to BG Deasserted Output Hold
4.0
ns
tDBH
CLKOUT Low to BGH Asserted Output Delay
3.6
ns
tEBH
CLKOUT Low to BGH Deasserted Output Hold
3.6
ns
Figure 21. External Port Bus Request and Grant Cycle Timing with Synchronous BR
AMSx
CLKOUT
BG
BGH
BR
ADDR 19-1
ABE1-0
tBH
tBS
tSD
tSE
tSD
tSE
t
EBG
tDBG
t
EBH
tDBH
AWE
ARE
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