參數(shù)資料
型號： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁數(shù)： 45/100頁
文件大小： 0K
描述： KIT EZLITE ADZS-BF548
產(chǎn)品培訓模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產(chǎn)品： Blackfin? BF50x Series Processors
標準包裝： 1
系列： Blackfin®
類型： DSP
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
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ADSP-BF547BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
DDR SDRAM/Mobile DDR SDRAM Timing
SDRAM/mobile DDR SDRAM read cycle timing.
Table 33. DDR SDRAM/Mobile DDR SDRAM Read Cycle Timing
DDR SDRAM
Mobile DDR SDRAM
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tAC
Access Window of DQ0-15 to DCK0-1
–1.25
+1.25
0.0
6.00
ns
tDQSCK
Access Window of DQS0-1 to DCK0-1
–1.25
+1.25
0.0
6.00
ns
tDQSQ
DQS0-1 to DQ0-15 Skew, DQS0-1 to Last
DQ0-15 Valid
0.90
0.85
ns
tQH
DQ0-15 to DQS0-1 Hold, DQS0-1 to First
DQ0-15 to Go Invalid
tCK/2 – 1.25
1
tCK/2 – 1.75
2
tCK/2 – 1.25
ns
tRPRE
DQS0-1 Read Preamble
0.9
1.1
0.9
1.1
tCK
tRPST
DQS0-1 Read Postamble
0.4
0.6
0.4
0.6
tCK
1 For 7.50 ns
≤ t
CK < 10 ns.
2 For tCK ≥ 10 ns.
Figure 18. DDR SDRAM Controller Read Cycle Timing
Figure 19. Mobile DDR SDRAM Controller Read Cycle Timing
DCK0-1
DQS0-1
tDQSCK
tAC
tRPRE
tDQSQ
tQH
tRPST
DQ0-15
Dn
Dn+1
Dn+2
Dn+3
DCK0-1
DQS0-1
tDQSCK
tAC
tDQSQ
DQ0-15
Dn
Dn+1
Dn+2
Dn+3
tRPRE
tRPST
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