參數(shù)資料
型號(hào)： ADZS-BF548-EZLITE
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 44/100頁(yè)
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描述： KIT EZLITE ADZS-BF548
產(chǎn)品培訓(xùn)模塊： Blackfin® Processor Core Architecture Overview
Blackfin® Device Drivers
Blackfin® Optimizations for Performance and Power Consumption
Blackfin® System Services
特色產(chǎn)品： Blackfin? BF50x Series Processors
標(biāo)準(zhǔn)包裝： 1
系列： Blackfin®
類型： DSP
適用于相關(guān)產(chǎn)品： ADSP-BF548
所含物品： 板，軟件，4x4 鍵盤，光學(xué)撥輪，QVGA 觸摸屏 LCD 和 40G 硬盤
配用： ADZS-BFBLUET-EZEXT-ND - EZ-EXTENDER DAUGHTERBOARD
ADZS-BFLLCD-EZEXT-ND - BOARD EXT LANDSCAP LCD INTERFACE
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ADSP-BF544BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
ADSP-BF542BBCZ-5A-ND - IC DSP 16BIT 533MHZ 400CSBGA
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
Table 32 and Figure 17 describe DDR SDRAM/mobile DDR
SDRAM clock and control cycle timing.
Table 32. DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
DDR SDRAM
Mobile DDR SDRAM
Unit
Parameter
Min
Max
Min
Max
Switching Characteristics
tCK
1
DCK0-1 Period
7.50
8.33
ns
tCH
DCK0-1 High Pulse Width
0.45
0.55
0.45
0.55
tCK
tCL
DCK0-1 Low Pulse Width
0.45
0.55
0.45
0.55
tCK
tAS
2,3
Address and Control Output SETUP Time Relative to CK
1.00
ns
tAH
Address and Control Output HOLD Time Relative to CK
1.00
ns
tOPW
Address and Control Output Pulse Width
2.20
2.30
ns
1 The t
CK specification does not account for the effects of jitter.
2 Address pins include DA0-12 and DBA0-1.
3 Control pins include DCS0-1, DCLKE, DRAS, DCAS, and DWE.
Figure 17. DDR SDRAM /Mobile DDR SDRAM Clock and Control Cycle Timing
NOTE: CONTROL =
DCS0-1, DCLKE, DRAS, DCAS, AND DWE.
ADDRESS = DA0-12 AND DBA0-1.
DCK0-1
ADDRESS
CONTROL
tAS
tAH
tCK
tCH
tCL
tOPW
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