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參數(shù)資料
| 型號： | ADV3205JSTZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 17/21頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CROSSPOINT SWIT 16X16 100LQFP |
| 標準包裝： | 1 |
| 功能： | 交叉點開關 |
| 電路： | 1 x 16:16 |
| 電壓電源： | 單/雙電源 |
| 電壓 - 電源，單路/雙路(±)： | 4.5 V ~ 5.5 V，±5.5 V |
| 電流 - 電源： | 45mA |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP |
| 供應商設備封裝： | 100-LQFP（14x14） |
| 包裝： | 托盤 |
ADV3205
Data Sheet
Rev. 0 | Page 4 of 20
Parameter
Test Conditions/Comments
Min
Typ
Max
Unit
OPERATING TEMPERATURE RANGE
Temperature Range
Operating (still air)
0
70
°C
θJA
Operating (still air)
40
°C/W
TIMING CHARACTERISTICS (SERIAL MODE)
Table 2.
Limit
Parameter
Symbol
Min
Typ
Max
Unit
Serial Data Setup Time
t1
20
ns
CLK Pulse Width
t2
100
ns
Serial Data Hold Time
t3
20
ns
CLK Pulse Separation, Serial Mode
t4
100
ns
CLK-to-UPDATE Delay
t5
0
ns
UPDATE Pulse Width
t6
50
ns
CLK-to-DATA OUT Valid, Serial Mode
t7
200
ns
Propagation Delay, UPDATE to Switch On or Off
50
ns
Data Load Time, CLK = 5 MHz, Serial Mode
16
μs
CLK, UPDATE Rise and Fall Times
100
ns
RESET Time
200
ns
LOAD DATA INTO
SERIAL REGISTER
ON FALLING EDGE
1
0
1
0
DATA IN
CLK
1 = LATCHED
0 = TRANSPARENT
DATA OUT
OUT07 (D4)
OUT07 (D3)
OUT00 (D0)
TRANSFER DATA FROM SERIAL
REGISTER TO PARALLEL
LATCHES DURING LOW LEVEL
t7
t1
t3
t6
t2
t4
t5
UPDATE
10
342
-002
Figure 2. Timing Diagram, Serial Mode
Table 3. Logic Levels
VIH
VIL
VOH
VOL
IIH
IIL
IOH
IOL
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
DATA OUT
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
RESET, SER/PAR
CLK, DATA IN, CE,
UPDATE
DATA OUT
2.0 V min
0.8 V max
2.7 V min
0.5 V max
20 μA max
400 μA min
400 μA max
3.0 mA min
相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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