參數(shù)資料
型號(hào)： ADSP-TS203SABP-050
廠商： Analog Devices Inc
文件頁數(shù)： 20/48頁
文件大?。?/td> 0K
描述： IC DSP FLOAT/FIXED 500MHZ 576BGA
標(biāo)準(zhǔn)包裝： 1
系列： TigerSHARC®
類型： 定點(diǎn)/浮點(diǎn)
接口： 主機(jī)接口，連接端口，多處理器
時(shí)鐘速率： 500MHz
非易失內(nèi)存： 外部
芯片上RAM： 512kB
電壓 - 輸入/輸出： 2.50V
電壓 - 核心： 1.05V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 576-BBGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 576-BGA-ED（25x25）
包裝： 托盤
其它名稱： ADSP-TS203SABP050
ADSP-TS203SABP050-ND
Rev. D
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May 2012
Table 29. AC Signal Specifications
(All values in this table are in nanoseconds.)
Name
Description
In
put
Setup
(M
in
)
In
p
u
tH
o
ld
(M
in
)
Ou
tp
u
tV
a
li
d
(M
a
x
)
Ou
tp
u
tH
o
ld
(M
in
)
Ou
tp
u
tEn
ab
le
(M
in
)1
Ou
tp
u
tDi
sab
le
(M
a
x
)1
Re
fe
re
nce
Cl
o
ck
ADDR31–0
External Address Bus
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
DATA31–0
External Data Bus
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
MSH
Memory Select HOST Line
—
4.0
1.0
1.15
2.0
SCLK
MSSD3–0
Memory Select SDRAM Lines
1.5
0.5
4.0
1.0
2.0
SCLK
MS1–0
Memory Select for Static Blocks
—
4.0
1.0
1.15
2.0
SCLK
RD
Memory Read
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
WRL
Write Low Word
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
ACK
Acknowledge for Data High to Low
1.5
0.5
3.6
1.0
1.15
2.0
SCLK
Acknowledge for Data Low to High
1.5
0.5
4.2
0.9
1.15
2.0
SCLK
SDCKE
SDRAM Clock Enable
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
RAS
Row Address Select
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
CAS
Column Address Select
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
SDWE
SDRAM Write Enable
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
LDQM
Low Word SDRAM Data Mask
—
4.0
1.0
1.15
2.0
SCLK
SDA10
SDRAM ADDR10
—
4.0
1.0
1.15
2.0
SCLK
HBR
Host Bus Request
1.5
0.5
—
SCLK
HBG
Host Bus Grant
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
BOFF
Back Off Request
1.5
0.5
—
——
—SCLK
BUSLOCK
Bus Lock
—
4.0
1.0
1.15
2.0
SCLK
BRST
Burst Pin
1.5
0.5
4.0
1.0
1.15
2.0
SCLK
BR7–0
Multiprocessing Bus Request Pins
1.5
0.5
4.0
1.0
—
SCLK
BM
Bus Master Debug Aid Only
—
4.0
1.0
—
SCLK
IORD
I/O Read Pin
—
4.0
1.0
2.0
SCLK
IOWR
I/O Write Pin
—
4.0
1.0
1.15
2.0
SCLK
IOEN
I/O Enable Pin
—
4.0
1.0
1.15
2.0
SCLK
CPA
Core Priority Access High to Low
1.5
0.5
4.0
1.0
0.75
2.0
SCLK
Core Priority Access Low to High
1.5
0.5
29.5
2.0
0.75
2.0
SCLK
DPA
DMA Priority Access High to Low
1.5
0.5
4.0
1.0
0.75
2.0
SCLK
DMA Priority Access Low to High
1.5
0.5
29.5
2.0
0.75
2.0
SCLK
BMS
Boot Memory Select
—
4.0
1.0
1.15
2.0
SCLK
FLAG3–02
FLAG Pins
—
4.0
1.0
1.15
2.0
SCLK
RST_IN 3, 4
Global Reset Pin
1.5
2.5
—
SCLK5
TMS
Test Mode Select (JTAG)
1.5
0.5
—
TCK
TDI
Test Data Input (JTAG)
1.5
0.5
—
TCK
TDO
Test Data Output (JTAG)
—
4.0
1.0
0.75
2.0
TCK6
TRST3, 4
Test Reset (JTAG)
1.5
0.5
—
TCK
EMU 7
Emulation High to Low
—
5.5
2.0
1.15
4.0
TCK or SCLK
ID2–08
Static Pins—Must Be Constant
—
CONTROLIMP1–08
Static Pins—Must Be Constant
—
DS2–08
Static Pins—Must Be Constant
—
SCLKRAT2–08
Static Pins—Must Be Constant
—
相關(guān)PDF資料
PDF描述
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ADSP-TS203SBBPZ050 制造商:Analog Devices 功能描述:DSP - Bulk
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ADSQ-1410-C 制造商:MURATA-PS 制造商全稱:Murata Power Solutions Inc. 功能描述:Quad 14-Bit, 10 MSPS Sampling A/D Converter
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