參數(shù)資料
型號： ADSP-BF542KBCZ-6A
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： 600 MHz Blackfin Embedded Processor: ADSP-BF542KBCZ-6A Temp Range: 0°C to +70°C Package: 400-Ball CSP_BGA BC-400-1
中文描述： 16-BIT, 50 MHz, OTHER DSP, PBGA400
封裝： 17 X 17 MM, ROHS COMPLIANT, CSBGA-400
文件頁數(shù)： 72/100頁
文件大?。?/td> 3095K
代理商： ADSP-BF542KBCZ-6A
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. D
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May 2011
HOSTDP A/C Timing-Host Write Cycle
Table 55 and Figure 47 describe the HOSTDP A/C host write
cycle timing requirements.
Table 55. Host Write Cycle Timing Requirements
Parameter
Min
Max
Unit
Timing Requirements
tSADWRL
HOST_ADDR/HOST_CE Setup Before HOST_WR Falling Edge
4
ns
tHADWRH
HOST_ADDR/HOST_CE Hold After HOST_WR Rising Edge
2.5
ns
tWRWL
HOST_WR Pulse Width Low (ACK Mode)
tDRDYWRL + tRDYPRD + tDWRHRDY
ns
HOST_WR Pulse Width Low (INT Mode)
1.5 × tSCLK + 8.7
ns
tWRWH
HOST_WR Pulse Width High or Time Between HOST_WR Rising Edge
and HOST_RD Falling Edge
2 × tSCLK
ns
tDWRHRDY
HOST_WR Rising Edge Delay After HOST_ACK Rising Edge (ACK Mode) 0
ns
tHDATWH
HOST_D15–0 Hold After HOST_WR Rising Edge
2.5
ns
tSDATWH
HOST_D15–0 Setup Before HOST_WR Rising Edge
3.5
ns
Switching Characteristics
tDRDYWRL
HOST_ACK Falling Edge After HOST_CE Asserted (ACK Mode)
11.25
ns
tRDYPWR
HOST_ACK Low Pulse-Width for Write Access (ACK Mode)
NM
1
ns
1 NM (not measured)—This parameter is based on t
SCLK. It is not measured because the number of SCLK cycles for which HOST_ACK remains low depends on the Host DMA
FIFO status. This is system design dependent.
In Figure 47, HOST_DATA is HOST_D0–D15.
Figure 47. HOSTDP A/C- Host Write Cycle
HOST_WR
HOST_ACK
HOST_DATA
tSADWRL
tHADWRH
tDWRHRDY
tRDYPWR
tDRDYWRL
tSDATWH
HOST_ADDR
HOST_CE
tWRWL
tWRWH
tHDATWH
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PDF描述
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