參數(shù)資料
型號： ADSP-BF542KBCZ-6A
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： 600 MHz Blackfin Embedded Processor: ADSP-BF542KBCZ-6A Temp Range: 0°C to +70°C Package: 400-Ball CSP_BGA BC-400-1
中文描述： 16-BIT, 50 MHz, OTHER DSP, PBGA400
封裝： 17 X 17 MM, ROHS COMPLIANT, CSBGA-400
文件頁數(shù)： 49/100頁
文件大?。?/td> 3095K
代理商： ADSP-BF542KBCZ-6A
Rev. D
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May 2011
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
NAND Flash Controller Interface Timing
Page 55 describe NAND flash controller interface operations. In
the figures, ND_DATA is ND_D0–D15.
Table 36. NAND Flash Controller Interface Timing
Parameter
Min
Max
Unit
Write Cycle
Switching Characteristics
tCWL
ND_CE Setup Time to AWE Low
1.0 × tSCLK – 4
ns
tCH
ND_CE Hold Time from AWE High
3.0 × tSCLK – 4
ns
tCLHWL
ND_CLE Setup Time High to AWE Low
0.0
ns
tCLH
ND_CLE Hold Time from AWE High
2.5 × tSCLK – 4
ns
tALLWL
ND_ALE Setup Time Low to AWE Low
0.0
ns
tALH
ND_ALE Hold Time from AWE High
2.5 × tSCLK – 4
ns
tWP
1
AWE Low to AWE High
(WR_DLY +1.0) × tSCLK – 4
ns
tWHWL
AWE High to AWE Low
4.0 × tSCLK – 4
ns
AWE Low to AWE Low
(WR_DLY +5.0) × tSCLK – 4
ns
tDWS
Data Setup Time for a Write Access
(WR_DLY +1.5) × tSCLK – 4
ns
tDWH
Data Hold Time for a Write Access
2.5 × tSCLK – 4
ns
Read Cycle
Switching Characteristics
tCRL
ND_CE Setup Time to ARE Low
1.0 × tSCLK – 4
ns
tCRH
ND_CE Hold Time from ARE High
3.0 × tSCLK – 4
ns
ARE Low to ARE High
(RD_DLY +1.0) × tSCLK – 4
ns
tRHRL
ARE High to ARE Low
4.0 × tSCLK – 4
ns
tRC
ARE Low to ARE Low
(RD_DLY + 5.0) × tSCLK – 4
ns
Timing Requirements
tDRS
Data Setup Time for a Read Transaction
8.0
ns
tDRH
Data Hold Time for a Read Transaction
0.0
ns
Write Followed by Read
Switching Characteristic
tWHRL
AWE High to ARE Low
5.0 × tSCLK – 4
ns
1 WR_DLY and RD_DLY are defined in the NFC_CTL register.
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PDF描述
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參數(shù)描述
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