參數(shù)資料
型號： ADSP-BF542KBCZ-6A
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： 600 MHz Blackfin Embedded Processor: ADSP-BF542KBCZ-6A Temp Range: 0°C to +70°C Package: 400-Ball CSP_BGA BC-400-1
中文描述： 16-BIT, 50 MHz, OTHER DSP, PBGA400
封裝： 17 X 17 MM, ROHS COMPLIANT, CSBGA-400
文件頁數(shù)： 55/100頁
文件大?。?/td> 3095K
代理商： ADSP-BF542KBCZ-6A
Rev. D
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May 2011
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Enhanced Parallel Peripheral Interface Timing
enhanced parallel peripheral interface timing operations.
Table 39. Enhanced Parallel Peripheral Interface Timing
Parameter
Min
Max
Unit
Timing Requirements
tPCLKW
PPIx_CLK Width
6.0
ns
tPCLK
PPIx_CLK Period
13.3
ns
Timing Requirements—GP Input and Frame Capture Modes
tSFSPE
External Frame Sync Setup Before PPIx_CLK
0.9
ns
tHFSPE
External Frame Sync Hold After PPIx_CLK
1.9
ns
tSDRPE
Receive Data Setup Before PPIx_CLK
1.6
ns
tHDRPE
Receive Data Hold After PPIx_CLK
1.5
ns
Switching Characteristics—GP Output and Frame Capture Modes
tDFSPE
Internal Frame Sync Delay After PPIx_CLK
10.5
ns
tHOFSPE
Internal Frame Sync Hold After PPIx_CLK
2.4
ns
tDDTPE
Transmit Data Delay After PPIx_CLK
9.9
ns
tHDTPE
Transmit Data Hold After PPIx_CLK
2.4
ns
Figure 30. EPPI GP Rx Mode with External Frame Sync Timing
Figure 31. EPPI GP Tx Mode with External Frame Sync Timing
tPCLK
tSFSPE
DATA SAMPLED /
FRAME SYNC SAMPLED
DATA SAMPLED /
FRAME SYNC SAMPLED
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tHDRPE
tSDRPE
tPCLKW
tHDTPE
tSFSPE
DATA DRIVEN /
FRAME SYNC SAMPLED
PPI_DATA
PPI_CLK
PPI_FS1/2
tHFSPE
tDDTPE
tPCLK
tPCLKW
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PDF描述
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