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參數(shù)資料
| 型號(hào)： | ADSP-BF518BSWZ-4F4 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 40/68頁(yè) |
| 文件大小： | 0K |
| 描述： | IC DSP 16/32B 400MHZ LP 176LQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Blackfin® |
| 類型： | 定點(diǎn) |
| 接口： | 以太網(wǎng)，I²C，PPI，RSI，SPI，SPORT，UART/USART |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | 閃存（4Mb） |
| 芯片上RAM： | 116kB |
| 電壓 - 輸入/輸出： | 1.8V，2.5V，3.3V |
| 電壓 - 核心： | 1.30V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 176-LQFP-EP（24x24） |
| 包裝： | 托盤 |
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ADSP-BF512/BF512F, BF514/BF514F, BF516/BF516F, BF518/BF518F
Rev. B
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January 2011
Up/Down Counter/Rotary Encoder Timing
10/100 Ethernet MAC Controller Timing
describe the 10/100 Ethernet MAC Controller operations.
Table 42. Up/Down Counter/Rotary Encoder Timing
Parameter
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3V Nominal
Min
Max
Min
Max
Unit
Timing Requirements
tWCOUNT
Up/Down Counter/Rotary Encoder Input Pulse Width
tSCLK + 1
ns
tCIS
Counter Input Setup Time Before CLKOUT Low1
1 Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize counter inputs.
97
ns
tCIH
Counter Input Hold Time After CLKOUT Low1
00
ns
Figure 30. Up/Down Counter/Rotary Encoder Timing
CLKOUT
CUD/CDG/CZM
tCIS
tCIH
tWCOUNT
Table 43. 10/100 Ethernet MAC Controller Timing: MII Receive Signal
VDDEXT
1.8V Nominal
VDDEXT
2.5 V/3.3 V Nominal
Parameter
1
Min
Max
Min
Max
Unit
Timing Requirements
tERXCLKF
ERxCLK Frequency (fSCLK = SCLK Frequency)
None
25 + 1%
None
25 + 1%
MHz
tERXCLKW
ERxCLK Width (tERxCLK = ERxCLK Period)
tERxCLK x 40%
tERxCLK x 60%
tERxCLK x 35%
tERxCLK x 65%
ns
tERXCLKIS
Rx Input Valid to ERxCLK Rising Edge (Data In Setup)
7.5
ns
tERXCLKIH
ERxCLK Rising Edge to Rx Input Invalid (Data In Hold)
7.5
ns
1 MII inputs synchronous to ERxCLK are ERxD3–0, ERxDV, and ERxER.
Figure 31. 10/100 Ethernet MAC Controller Timing: MII Receive Signal
tERXCLKIS
tERXCLKIH
ERxD3–0
ERxDV
ERxER
ERx_CLK
tERXCLKW
tERXCLK
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