參數(shù)資料
型號： ADSP-21065LCCA-240
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： DSP Microcomputer
中文描述： 32-BIT, 33.33 MHz, OTHER DSP, PBGA196
封裝： CHIP SCALE, MS-034AAE-1, BGA-196
文件頁數(shù)： 30/44頁
文件大?。?/td> 416K
代理商： ADSP-21065LCCA-240
REV. C
ADSP-21065L
–30–
SDRAM Interface—Bus Master
Use these specifications for ADSP-21065L bus master accesses of SDRAM.
Parameter
Min
Max
Unit
Timing Requirements:
t
SDSDK
t
HDSDK
Data Setup Before SDCLK
Data Hold After SDCLK
2.0
1.25
ns
ns
Switching Characteristics:
t
DSDK1
t
DSDK2
t
SDK
t
SDKH
t
SDKL
t
DCADSDK
t
HCADSDK
t
SDTRSDK
t
SDENSDK
t
SDCTR
t
SDCEN
t
SDATR
t
SDAEN
First SDCLK Rise Delay After CLKIN
Second SDCLK Rise Delay After CLKIN
SDCLK Period
SDCLK Width High
SDCLK Width Low
Command, Address, Data, Delay After SDCLK
1
Command, Address, Data, Hold After SDCLK
1
Data Three-State After SDCLK
Data Enable After SDCLK
2
SDCLK, Command Three-State After CLKIN
1
SDCLK, Command Enable After CLKIN
1
Address Three-State After CLKIN
Address Enable After CLKIN
9.0 + 6 DT
25.5 + 22 DT
16.67
7.5 + 8 DT
6.5 + 8 DT
12.75 + 6 DT
29.25 + 22 DT
t
CK
/2
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
10.0 + 5 DT
4.5 + 5 DT
9.5 + 5 DT
6.0 + 5 DT
5.0 + 3 DT
5.0 + 2 DT
–1.0 – 4 DT
1.0 – 2 DT
9.75 + 3 DT
10.0 + 2 DT
3.0 – 4 DT
7.0 – 2 DT
NOTES
1
Command = SDCKE,
MS
x,
RAS
,
CAS
,
SDWE
, DQM, and SDA10.
2
SDRAM controller adds one SDRAM CLK three-stated cycle delay (t
CK
/2) on a Read followed by a Write.
SDRAM Interface—Bus Slave
These timing requirements allow a bus slave to sample the bus master’s SDRAM command and detect when a refresh occurs.
Parameter
Min
Max
Unit
Timing Requirements:
t
SSDKC1
t
SSDKC2
t
SCSDK
t
HCSDK
First SDCLK Rise After CLKIN
Second SDCLK Rise After CLKIN
Command Setup Before SDCLK
*
Command Hold After SDCLK
*
6.50 + 16 DT
23.25
0.0
2.0
17.5 + 16 DT
34.25
ns
ns
ns
ns
NOTE
*
Command = SDCKE,
RAS
,
CAS
, and
SDWE
.
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PDF描述
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