參數(shù)資料
型號(hào)： ADSP-21065LCCA-240
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： DSP Microcomputer
中文描述： 32-BIT, 33.33 MHz, OTHER DSP, PBGA196
封裝： CHIP SCALE, MS-034AAE-1, BGA-196
文件頁(yè)數(shù)： 24/44頁(yè)
文件大小： 416K
代理商： ADSP-21065LCCA-240
REV. C
ADSP-21065L
–24–
Asynchronous Read/Write—Host to ADSP-21065L
Use these specifications for asynchronous host processor accesses of an ADSP-21065L, after the host has asserted
CS
and
HBR
(low). After the ADSP-21065L returns
HBG
, the host can drive the
RD
and
WR
pins to access the ADSP-21065L’s IOP registers.
HBR
and
HBG
are assumed low for this timing. Writes can occur at a minimum interval of (1/2) t
CK
.
Parameter
Min
Max
Unit
Read Cycle
Timing Requirements:
t
SADRDL
t
HADRDH
t
WRWH
t
DRDHRDY
t
DRDHRDY
Address Setup
/
CS
Low Before
RD
Low
*
Address Hold/
CS
Hold Low After
RD
High
RD
/
WR
High Width
RD
High Delay After REDY (O/D) Disable
RD
High Delay After REDY (A/D) Disable
0.0
0.0
6.0
0.0
0.0
ns
ns
ns
ns
ns
Switching Characteristics:
t
SDATRDY
t
DRDYRDL
t
RDYPRD
t
HDARWH
Data Valid Before REDY Disable from Low
REDY (O/D) or (A/D) Low Delay After
RD
Low
REDY (O/D) or (A/D) Low Pulsewidth for Read
Data Disable After
RD
High
1.5
ns
ns
ns
ns
13.5
28.0 + DT
2.0
10.0
Write Cycle
Timing Requirements:
t
SCSWRL
t
HCSWRH
t
SADWRH
t
HADWRH
t
WWRL
t
WRWH
t
DWRHRDY
t
SDATWH
t
HDATWH
CS
Low Setup Before
WR
Low
CS
Low Hold After
WR
High
Address Setup Before
WR
High
Address Hold After
WR
High
WR
Low Width
RD
/
WR
High Width
WR
High Delay After REDY (O/D) or (A/D) Disable
Data Setup Before
WR
High
Data Hold After
WR
High
0.0
0.0
5.0
2.0
7.0
6.0
0.0
5.0
1.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
Switching Characteristics:
t
DRDYWRL
t
RDYPWR
REDY (O/D) or (A/D) Low Delay After
WR
/
CS
Low
REDY (O/D) or (A/D) Low Pulsewidth for Write
13.5
ns
ns
7.75
NOTE
*
Not required if
RD
and address are valid t
HBGRCSV
after
HBG
goes low. For first access after
HBR
asserted, ADDR23-0 must be a nonMMS value 1/2 t
CLK
before
RD
or
WR
goes low or by t
after
HBG
goes low. This is easily accomplished by driving an upper address signal high when
HBG
is asserted. See Host Inter-
face, in the
ADSP-21065L SHARC User’s Manual
, Second Edition.
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PDF描述
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