參數(shù)資料
型號(hào)： ADSP-21065LCCA-240
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： DSP Microcomputer
中文描述： 32-BIT, 33.33 MHz, OTHER DSP, PBGA196
封裝： CHIP SCALE, MS-034AAE-1, BGA-196
文件頁數(shù)： 22/44頁
文件大?。?/td> 416K
代理商： ADSP-21065LCCA-240
REV. C
ADSP-21065L
–22–
Multiprocessor Bus Request and Host Bus Request
Use these specifications for passing of bus mastership between multiprocessing ADSP-21065Ls (
BR
x) or a host processor (
HBR
,
HBG
).
Parameter
Min
Max
Unit
Timing Requirements:
t
HBGRCSV
t
SHBRI
t
HHBRI
t
SHBGI
t
HHBGI
t
SBRI
t
HBRI
HBG
Low to
RD
/
WR
/
CS
Valid
1
HBR
Setup Before CLKIN
2
HBR
Hold Before CLKIN
2
HBG
Setup Before CLKIN
HBG
Hold Before CLKIN High
BR
x,
CPA
Setup Before CLKIN
3
BR
x,
CPA
Hold Before CLKIN High
20.0 + 36 DT
ns
ns
ns
ns
ns
ns
ns
12.0 + 12 DT
6.0 + 12 DT
6.0 + 8 DT
1.0 + 8 DT
7.0 + 8 DT
1.0 + 8 DT
Switching Characteristics:
t
DHBGO
t
HHBGO
t
DBRO
t
HBRO
t
DCPAO
t
TRCPA
t
DRDYCS
t
TRDYHG
t
ARDYTR
HBG
Delay After CLKIN
HBG
Hold After CLKIN
BR
x Delay After CLKIN
BR
x Hold After CLKIN
CPA
Low Delay After CLKIN
CPA
Disable After CLKIN
REDY (O/D) or (A/D) Low from
CS
and
HBR
Low
4
REDY (O/D) Disable or REDY (A/D) High from
HBG
4
REDY (A/D) Disable from
CS
or
HBR
High
4
8.0 – 2 DT
ns
ns
ns
ns
ns
ns
ns
ns
ns
1.0 – 2 DT
7.0 – 2 DT
1.0 – 2 DT
11.5 – 2 DT
5.5 – 2 DT
13.0
1.0 – 2 DT
44.0 + 43 DT
10.0
NOTES
1
For first asynchronous access after
HBR
and
CS
asserted, ADDR
must be a nonMMS value 1/2 t
before
RD
or
WR
goes low or by t
after
HBG
goes
low. This is easily accomplished by driving an upper address signal high when
HBG
is asserted. See the Host Processor Control of the ADSP-21065L section of the
ADSP-21065L
SHARC User’s Manual
, Second Edition.
2
Only required for recognition in the current cycle.
3
CPA
assertion must meet the setup to CLKIN; deassertion does not need to meet the setup to CLKIN.
4
(O/D) = open drain, (A/D) = active drive.
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PDF描述
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