參數(shù)資料
型號(hào)： ADSP-21065LCCA-240
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： DSP Microcomputer
中文描述： 32-BIT, 33.33 MHz, OTHER DSP, PBGA196
封裝： CHIP SCALE, MS-034AAE-1, BGA-196
文件頁(yè)數(shù)： 26/44頁(yè)
文件大?。?/td> 416K
代理商： ADSP-21065LCCA-240
REV. C
ADSP-21065L
–26–
Three-State Timing—Bus Master, Bus Slave,
HBR
,
SBTS
These specifications show how the memory interface is disabled (stops driving) or enabled (resumes driving) relative to CLKIN and
the
SBTS
pin. This timing is applicable to bus master transition cycles (BTC) and host transition cycles (HTC) as well as the
SBTS
pin.
Parameter
Min
Max
Unit
Timing Requirements:
t
STSCK
t
HTSCK
SBTS
Setup Before CLKIN
SBTS
Hold Before CLKIN
7.0 + 8 DT
ns
ns
1.0 + 8 DT
Switching Characteristics:
t
MIENA
t
MIENS
t
MIENHG
t
MITRA
t
MITRS
t
MITRHG
t
DATEN
t
DATTR
t
ACKEN
t
ACKTR
t
MTRHBG
t
MENHBG
Address/Select Enable
After
CLKIN
Strobes Enable After CLKIN
1
HBG
Enable After CLKIN
Address/Select Disable After CLKIN
Strobes Disable After CLKIN
1
HBG
Disable After CLKIN
Data Enable After CLKIN
2
Data Disable After CLKIN
2
ACK Enable After CLKIN
2
ACK Disable After CLKIN
2
Memory Interface Disable Before
HBG
Low
3
Memory Interface Enable After
HBG
High
3
1.0 – 2 DT
–0.5 – 2 DT
2.0 – 2 DT
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
3.0 – 4 DT
4.0 – 4 DT
5.5 – 4 DT
10.0 + 5 DT
1.0 – 2 DT
7.5 + 4 DT
1.0 – 2 DT
2.0 + 2 DT
15.75 + DT
7.0 – 2 DT
6.0 – 2 DT
NOTES
1
Strobes =
RD
,
WR
,
SW
,
DMAG
.
2
In addition to bus master transition cycles, these specs also apply to bus master and bus slave synchronous read/write.
3
Memory Interface = Address,
RD
,
WR
,
MS
x,
SW
,
DMAG
x,
BMS
(in EPROM boot mode).
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PDF描述
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