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參數(shù)資料
| 型號： | ADMCF341-EVALKIT |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | DashDSP⑩ 28-Lead Flash Mixed-Signal DSP with Enhanced Analog Front End |
| 中文描述： | DashDSP⑩28引腳閃存混合信號增強(qiáng)的DSP與模擬前端 |
| 文件頁數(shù)： | 32/36頁 |
| 文件大?。?/td> | 1106K |
| 代理商： | ADMCF341-EVALKIT |
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REV. 0
–32–
ADMCF341
0
0
0
0
DM (0x2000)
ADC1 (R)
8
15
14
13
12
11
10
9
7
6
5
4
3
2
1
0
0
0
0
0
DM (0x2001)
ADC2 (R)
8
15
14
13
12
11
10
9
7
6
5
4
3
2
1
0
0
0
0
0
DM (0x2002)
ADC3 (R)
8
15
14
13
12
11
10
9
7
6
5
4
3
2
1
0
0
0
0
0
DM (0x2003)
ADCAUX (R)
8
15
14
13
12
11
10
9
7
6
5
4
3
2
1
0
DM (0x2068)
I
CONST
_TRIM (R/W)
9
8
15
14
13
12
11
10
7
6
5
4
3
2
1
0
I
CONST
MIN = BITS 0 – 2 CLEARED.
I
CONST
MAX = BITS 0 – 2 SET.
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
SHA1_TM (R/W)
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DM (0x2069)
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DM (0x206A)
SHA2 _TM (R/W)
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DM (0x206B)
SHA3 _TM (R/W)
CONVERSION
STATUS
0 = DATA READY
1 = NOT READY
CONVERSION
STATUS
0 = DATA READY
1 = NOT READY
CONVERSION
STATUS
0 = DATA READY
1 = NOT READY
Figure 28. Configuration of ADC Registers
Default bit values are shown; if no value is shown, the bit field is undefined at reset.
Reserved bits are shown on a gray field—these bits should always be written as shown.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADN2811 | OC-48/OC-48 FEC Clock and Data Recovery IC with Integrated Limiting Amp |
| ADN2811ACP-CML | OC-48/OC-48 FEC Clock and Data Recovery IC with Integrated Limiting Amp |
| ADN2811ACP-CML-RL | OC-48/OC-48 FEC Clock and Data Recovery IC with Integrated Limiting Amp |
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| ADN2812ACP | Continuous Rate 12.3 Mb/s to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| AD-MD4FF | 制造商:Pan Pacific 功能描述: |
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| AD-MD6FF | 制造商:Pan Pacific 功能描述: |
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