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參數(shù)資料
| 型號： | ADMCF341-EVALKIT |
| 廠商： | Analog Devices, Inc. |
| 英文描述： | DashDSP⑩ 28-Lead Flash Mixed-Signal DSP with Enhanced Analog Front End |
| 中文描述： | DashDSP⑩28引腳閃存混合信號增強(qiáng)的DSP與模擬前端 |
| 文件頁數(shù)： | 24/36頁 |
| 文件大?。?/td> | 1106K |
| 代理商： | ADMCF341-EVALKIT |
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REV. 0
–24–
ADMCF341
DSP
CORE
SPORT1
DT1
FL1
TFS1
RFS1
DR1
SCLK1
DSP
CORE
SPORT0
DT1
FL1
TFS1
RFS1
SCLK1
SPI
CONTROL
BLOCK
MODECTRL REGISTER (04)
SPORT1 BOOT MODE/UART MODE
MODECTRL REGISTER (15)
SPORT0 SPORT MODE/UART MODE
MODECTRL REGISTER (14..13..12)
SPORT0 SPI INTERFACE CONTROL
DT1/FL1
DR1
SCLK1/SCLK0
DT0
DR0
TFS0
RFS0
Figure 19. SPORT0 and SPORT1 Internal Multiplexing (Simplified Diagram)
Table XI. SPORT0 Pin Assignment in SPI Mode
SPORT I/O Signal
SPI Mode
SPI Mode I/O
DT0 (Data Transmit)
MOSI
(Master Output/
Slave Input)
MISO
(Master Input/
Slave Output)
SS
(Slave Select)
Unused
SCK
(Serial Clock)
Output
DR0
Input
TFS0
Output
RFS0
SCLK0
N/A
Output
The slave select pin automatically generates the select signal
at each word transfer. This pin can also be used as a general-
purpose I/O during the SPI transfer without affecting the
SPORT operations.
The SPI clock polarity and phase are configurable through
Bits 13 and 12 of the MODECTRL Register. The SPI transfer
using clock phase is shown in Figures 20 and 21.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADN2811 | OC-48/OC-48 FEC Clock and Data Recovery IC with Integrated Limiting Amp |
| ADN2811ACP-CML | OC-48/OC-48 FEC Clock and Data Recovery IC with Integrated Limiting Amp |
| ADN2811ACP-CML-RL | OC-48/OC-48 FEC Clock and Data Recovery IC with Integrated Limiting Amp |
| ADN2812 | Continuous Rate 12.3 Mb/s to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
| ADN2812ACP | Continuous Rate 12.3 Mb/s to 2.7 Gb/s Clock and Data Recovery IC with Integrated Limiting Amp |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| AD-MD3FF | 制造商:Pan Pacific 功能描述: |
| AD-MD4FF | 制造商:Pan Pacific 功能描述: |
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| AD-MD6FF | 制造商:Pan Pacific 功能描述: |
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