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參數(shù)資料
| 型號(hào)： | AD9949KCPZRL |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 17/36頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 40-LFCSP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 類型： | CCD 信號(hào)處理器，12 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 40-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 40-LFCSP |
| 包裝： | 帶卷 (TR) |
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AD9949
Rev. B | Page 24 of 36
H-COUNTER SYNCHRONIZATION
The H-Counter reset occurs seven CLI cycles following the HD falling edge. The PxGA steering is synchronized with the reset of the
internal H-Counter (see Figure 26).
As mentioned in the H-Counter Behavior section, the AD9949 H-counter rolls over to zero and continues counting when the maximum
counter length is exceeded. The newer AD9949A product does not roll over but holds at its maximum value until the next HD rising edge
occurs.
000
1
2
111
0
3
11
00
0123456789
10
11
12
14
15
0123
02
H-COUNTER
RESET
VD
NOTES
1. INTERNAL H-COUNTER IS RESET 7 CLI CYCLES AFTER THE HD FALLING EDGE (WHEN USING VDHDEDGE = 0).
2. TYPICAL TIMING RELATIONSHIP: CLI RISING EDGE IS COINCIDENT WITH HD FALLING EDGE.
3. PxGA STEERING IS SYNCRONIZED WITH THE RESET OF THE INTERNAL H-COUNTER (MOSAIC SEPARATE MODE IS SHOWN).
HD
XX
X
PxGA GAIN
REGISTER
CLI
3
XX
X
H-COUNTER
(PIXEL COUNTER)
X
03751-027
Figure 26. H-Counter Synchronization
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 2081204-7 | CONN JACK SMA BULKHEAD RG58 |
| 2081204-5 | CONN JACK SMA BULKHEAD RD316 |
| AD9948KCPZRL | IC CCD SIGNAL PROCESSOR 40-LFCSP |
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| VE-JN2-IZ-B1 | CONVERTER MOD DC/DC 15V 25W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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