參數(shù)資料
型號(hào)： AD9949KCPZRL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 13/36頁(yè)
文件大小： 0K
描述： IC CCD SIGNAL PROCESSOR 40-LFCSP
標(biāo)準(zhǔn)包裝： 2,500
類型： CCD 信號(hào)處理器，12 位
輸入類型： 邏輯
輸出類型： 邏輯
接口： 3 線串口
安裝類型： 表面貼裝
封裝/外殼： 40-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 40-LFCSP
包裝： 帶卷 (TR)
AD9949
Rev. B | Page 20 of 36
NOTES
1. DIGITAL OUTPUT DATA (DOUT) PHASE IS ADJUSTABLE WITH RESPECT TO THE PIXEL PERIOD.
2. WITHIN ONE CLOCK PERIOD, THE DATA TRANSITION CAN BE PROGRAMMED TO ANY OF THE 48 LOCATIONS.
P[0]
P[48] = P[0]
CLI
1 PIXEL PERIOD
P[12]
P[24]
P[36]
DOUT
tOD
03751-020
Figure 19. Digital Output Phase Adjustment
NOTES
1. DEFAULT TIMING VALUES ARE SHOWN: SHDLOC = 0, DOUT PHASE = 0.
2. HIGHER VALUES OF SHD AND/OR DOUTPHASE WILL SHIFT DOUT TRANSITION TO THE RIGHT, WITH RESPECT TO CLI LOCATION.
DOUT
CCDIN
CLI
SHD
(INTERNAL)
N
N + 1
N + 2
N + 12
N + 11
N + 10
N + 9
N + 8
N + 7
N + 6
N + 5
N + 4
N + 3
N + 13
N – 13
N– 3
N– 4
N– 5
N– 6
N– 7
N– 8
N– 9
N – 10
N – 11
N – 12
N– 2
N– 1
N + 1
N
SAMPLE PIXEL N
N– 1
03751-021
tCLIDLY
PIPELINE LATENCY = 11 CYCLES
Figure 20. Pipeline Delay for Digital Data Output
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PDF描述
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