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參數(shù)資料
| 型號： | AD9945KCPZRL7 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 3/14頁 |
| 文件大小： | 0K |
| 描述： | IC CCD SIGNAL PROCESSOR 32-LFCSP |
| 標準包裝： | 1,500 |
| 類型： | CCD 信號處理器，12 位 |
| 輸入類型： | 邏輯 |
| 輸出類型： | 邏輯 |
| 接口： | 3 線串口 |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應商設備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 帶卷 (TR) |
AD9945
–11–
CCD MODE TIMING
N
N+1
N+2
N+9
N+10
tID
tS1
tOD
N–10
N– 9
N– 8
N– 1
N
NOTES
1. RECOMMENDED PLACEMENT FOR DATACLK RISING EDGE IS BETWEEN THE SHD RISING EDGE AND NEXT SHP FALLING EDGE.
2. CCD SIGNAL IS SAMPLED AT SHP AND SHD RISING EDGES.
SHP
SHD
DATACLK
OUTPUT
DATA
CCD
SIGNAL
tS2
tCP
Figure 8. CCD Mode Timing
CCD
SIGNAL
EFFECTIVE PIXELS
CLPOB
OPTICAL BLACK PIXELS
HORIZONTAL
BLANKING
DUMMY PIXELS
EFFECTIVE PIXELS
PBLK
NOTES
1. CLPOB WILL OVERWRITE PBLK. PBLK WILL NOT AFFECT CLAMP OPERATION IF OVERLAPPING WITH CLPOB.
2. PBLK SIGNAL IS OPTIONAL.
3. DIGITAL OUTPUT DATA WILL BE ALL ZEROS DURING PBLK. OUTPUT DATA LATENCY IS NINE DATACLK CYCLES.
OUTPUT
DATA
EFFECTIVE PIXEL DATA
OB PIXEL DATA
DUMMY BLACK
EFFECTIVE DATA
Figure 9. Typical CCD Mode Line Clamp Timing
REV.
C
相關PDF資料 |
PDF描述 |
|---|---|
| AD9948KCPZ | IC CCD SIGNAL PROCESSOR 40-LFCSP |
| AD9949KCPZ | IC CCD SIGNAL PROCESSOR 40-LFCSP |
| AD9951YSVZ | IC DDS DAC 14BIT 1.8V 48-TQFP |
| AD9952YSVZ-REEL7 | IC DDS DAC 14BIT 1.8V 48TQFP |
| AD9953YSVZ-REEL7 | IC DDS DAC 14BIT 1.8V 48TQFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD9945KCPZRL72 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Complete 12-Bit 40 MHz CCD Signal Processor |
| AD9948 | 制造商:AD 制造商全稱:Analog Devices 功能描述:10-Bit CCD Signal Processor with Precision Timing⑩ Core |
| AD9948AKCPZ | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Analog Devices 功能描述: |
| AD9948AKCPZRL | 制造商:Analog Devices 功能描述: |
| AD9948KCP | 制造商:Rochester Electronics LLC 功能描述:10 BIT 25 MSPS, 3V ANALOG FRONT END - Bulk 制造商:Analog Devices 功能描述: |
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