參數(shù)資料
型號： AD962711-105EBZ
廠商： Analog Devices Inc
文件頁數(shù)： 72/72頁
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描述： BOARD EVALUATION AD9627 105MSPS
標(biāo)準(zhǔn)包裝： 1
ADC 的數(shù)量： 2
位數(shù)： 11
采樣率（每秒）： 105M
數(shù)據(jù)接口： 串行
輸入范圍： 1 ~ 2 Vpp
在以下條件下的電源（標(biāo)準(zhǔn)）： 600mW @ 105MSPS
工作溫度： -40°C ~ 85°C
已用 IC / 零件： AD962711
已供物品： 板
AD9627-11
Rev. B | Page 9 of 72
SWITCHING SPECIFICATIONS—AD9627-11-105/AD9627-11-150
AVDD = 1.8 V, DVDD = 1.8 V, DRVDD = 3.3 V, maximum sample rate, VIN = 1.0 dBFS differential input, 1.0 V internal reference, and
DCS enabled, unless otherwise noted.
Table 4.
Parameter
Temperature
AD9627-11-105
AD9627-11-150
Unit
Min
Typ
Max
Min
Typ
Max
CLOCK INPUT PARAMETERS
Input Clock Rate
Full
625
MHz
Conversion Rate
Full
20
105
20
150
MSPS
Full
10
105
10
150
MSPS
CLK Period—Divide-by-1 Mode (tCLK)
Full
9.5
6.66
ns
CLK Pulse Width High
Divide-by-1 Mode, DCS Enabled
Full
2.85
4.75
6.65
2.0
3.33
4.66
ns
Divide-by-1 Mode, DCS Disabled
Full
4.28
4.75
5.23
3.0
3.33
3.66
ns
Divide-by-2 Mode, DCS Enabled
Full
1.6
ns
Divide-by-3 Mode Through Divide-by-
8 Mode, DCS Enabled
Full
0.8
ns
DATA OUTPUT PARAMETERS (DATA, FD)
CMOS Mode—DRVDD = 3.3 V
Data Propagation Delay (tPD)2
Full
2.2
4.5
6.4
2.2
4.5
6.4
ns
DCO Propagation Delay (tDCO)
Full
3.8
5.0
6.8
3.8
5.0
6.8
ns
Setup Time (tS)
Full
5.25
3.83
ns
Hold Time (tH)
Full
4.25
2.83
ns
CMOS Mode—DRVDD = 1.8 V
Data Propagation Delay (tPD)2
Full
2.4
5.2
6.9
2.4
5.2
6.9
ns
DCO Propagation Delay (tDCO)
Full
4.0
5.6
7.3
4.0
5.6
7.3
ns
Setup Time (tS)
Full
5.15
3.73
ns
Hold Time (tH)
Full
4.35
2.93
ns
LVDS Mode—DRVDD = 1.8 V
Data Propagation Delay (tPD)2
Full
3.0
3.7
4.4
3.0
3.8
4.5
ns
DCO Propagation Delay (tDCO)
Full
5.2
6.4
7.6
4.8
5.9
7.3
ns
CMOS Mode Pipeline Delay (Latency)
Full
12
Cycles
LVDS Mode Pipeline Delay (Latency)
Channel A/Channel B
12/12.5
Cycles
Aperture Delay (tA)
Full
1.0
ns
Aperture Uncertainty (Jitter, tJ)
Full
0.1
ps rms
Wake-Up Time3
Full
350
μs
OUT-OF-RANGE RECOVERY TIME
Full
2
3
Cycles
1 Conversion rate is the clock rate after the divider.
2 Output propagation delay is measured from CLK 50% transition to DATA 50% transition, with 5 pF load.
3 Wake-up time is dependent on the value of the decoupling capacitors.
OBSOLETE
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PDF描述
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