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參數(shù)資料
| 型號： | AD962711-105EBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 22/72頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION AD9627 105MSPS |
| 標準包裝： | 1 |
| ADC 的數(shù)量： | 2 |
| 位數(shù)： | 11 |
| 采樣率（每秒）： | 105M |
| 數(shù)據(jù)接口： | 串行 |
| 輸入范圍： | 1 ~ 2 Vpp |
| 在以下條件下的電源（標準）： | 600mW @ 105MSPS |
| 工作溫度： | -40°C ~ 85°C |
| 已用 IC / 零件： | AD962711 |
| 已供物品： | 板 |
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AD9627-11
Rev. B | Page 29 of 72
The output data format can be selected for either offset binary
or twos complement by setting the SCLK/DFS pin when operating
in the external pin mode (see Table 12).
As detailed in Application Note AN-877, Interfacing to High
Speed ADCs via SPI, the data format can be selected for offset
binary, twos complement, or gray code when using the SPI control.
Table 12. SCLK/DFS Mode Selection (External Pin Mode)
Voltage at Pin
SCLK/DFS
SDIO/DCS
AGND
Offset binary (default)
DCS disabled
AVDD
Twos complement
DCS enabled (default)
Digital Output Enable Function (OEB)
The AD9627-11 has a flexible three-state ability for the digital
output pins. The three-state mode is enabled using the SMI
SDO/OEB pin or through the SPI interface. If the SMI SDO/OEB
pin is low, the output data drivers are enabled. If the SMI SDO/OEB
pin is high, the output data drivers are placed in a high impedance
state. This OEB function is not intended for rapid access to the
data bus. Note that OEB is referenced to the digital output driver
supply (DRVDD) and should not exceed that supply voltage.
When using the SPI interface, the data and fast detect outputs
of each channel can be independently three-stated by using the
output enable bar bit in Register 0x14.
TIMING
The AD9627-11 provides latched data with a pipeline delay of
12 clock cycles. Data outputs are available one propagation
delay (tPD) after the rising edge of the clock signal.
The length of the output data lines and loads placed on them
should be minimized to reduce transients within the AD9627-11.
These transients can degrade converter dynamic performance.
The lowest typical conversion rate of the AD9627-11 is 10 MSPS.
At clock rates below 10 MSPS, dynamic performance can degrade.
Data Clock Output (DCO)
The AD9627-11 provides two data clock output (DCO) signals
intended for capturing the data in an external register. The data
outputs are valid on the rising edge of DCO, unless the DCO clock
polarity has been changed via the SPI. See Figure 2 and Figure 3
for a graphical timing description.
Table 13. Output Data Format
Input (V)
Condition (V)
Offset Binary Output Mode
Twos Complement Mode
OR
VIN+ VIN
< VREF 0.5 LSB
000 0000 0000
100 0000 0000
1
VIN+ VIN
= VREF
000 0000 0000
100 0000 0000
0
VIN+ VIN
= 0
100 0000 0000
000 0000 0000
0
VIN+ VIN
= +VREF 1.0 LSB
111 1111 1111
011 1111 1111
0
VIN+ VIN
> +VREF 0.5 LSB
111 1111 1111
011 1111 1111
1
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