參數(shù)資料
型號(hào)： AD9547/PCBZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 78/104頁(yè)
文件大小： 0K
描述： BOARD EVALUATION FOR AD9547
設(shè)計(jì)資源： AD9547 Schematic
AD9574 BOM
標(biāo)準(zhǔn)包裝： 1
主要目的： 計(jì)時(shí)，時(shí)鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9547
主要屬性： 2 個(gè)差分式或 4 個(gè)單端輸入
次要屬性： CMOS，LVPECL 和 LVDS 兼容
已供物品： 板
Data Sheet
AD9547
Rev. E | Page 75 of 104
CLOCK DISTRIBUTION OUTPUT CONFIGURATION (REGISTER 0x0400 TO REGISTER 0x0417)
Table 67. Distribution Settings1
Address
Bit
Bit Name
Description
0x0400
[7:6]
Unused
Unused.
5
External distributionresistor
Output current control for the clock distributionoutputs.
0 (default) = internal current setting resistor.
1 = external current setting resistor.
4
Receiver mode
Clock distribution receiver mode.
0 (default) = normal operation.
1 = high frequency mode (super-Nyquist).
[3:2]
Unused
Write a 1 to these bits.
1
OUT1 power-down
Power down clock distributionoutput OUT1.
0 (default) = normal operation.
1 = power down.
0
OUT0 power-down
Power down clock distributionoutput OUT0.
0 (default) = normal operation.
1 = power-down.
1
When Bits [1:0] = 11, the clock distribution output enters a deep sleep mode.
Table 68. Distribution Enable
Address
Bit
Bit Name
Description
0x0401
[7:2]
Unused
Unused.
1
OUT1 enable
Enable the OUT1 driver.
0 (default) = disable.
1 = enable.
0
OUT0 enable
Enable the OUT0 driver.
0 (default) = disable.
1 = enable.
Table 69. Distribution Synchronization
Address
Bit
Bit Name
Description
0x0402
[7:6]
Unused
Unused.
[5:4]
Sync source
Select the sync source for the clock distributionoutput channels.
00 (default) = direct.
01 = active reference.
10 = DPLL feedback edge.
11 = reserved.
[3:2]
Unused
Unused.
1
OUT1 sync mask
Mask the synchronous reset to the OUT1 divider.
0 (default) = unmasked.
1 = masked.
0
OUT0 sync mask
Mask the synchronous reset to the OUT0 divider.
0 (default) = unmasked.
1 = masked.
Table 70. Automatic Synchronization
Address
Bit
Bit Name
Description
0x0403
[7:2]
Unused
Unused.
[1:0]
Automatic sync mode
Autosync mode.
00 (default) = disabled.
01 = sync on DPLL frequency lock.
10 = sync on DPLL phase lock.
11 = reserved.
相關(guān)PDF資料
PDF描述
UPA1E331MPD1TD CAP ALUM 330UF 25V 20% RADIAL
LB2518T331M INDUCTOR WOUND 330UH 30MA 1007
VI-J0T-EZ-S CONVERTER MOD DC/DC 6.5V 25W
AD9540/PCBZ BOARD EVAL CLK GEN SYNTH 48LFCSP
HCM15DSEH-S243 CONN EDGECARD 30POS .156 EYELET
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參數(shù)描述
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