參數(shù)資料
型號(hào)： AD9510BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 38/56頁
文件大小： 0K
描述： IC CLOCK DIST 8OUT PLL 64LFCSP
標(biāo)準(zhǔn)包裝： 1
類型： 扇出緩沖器（分配），除法器
PLL： 是
輸入： 時(shí)鐘
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:8
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.2GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
配用： AD9510-VCO/PCBZ-ND - BOARD EVALUATION FOR AD9510
AD9510/PCBZ-ND - BOARD EVALUATION FOR AD9510
Data Sheet
AD9510
Rev. B | Page 43 of 56
Figure 51. Serial Control Port Timing—Write
Table 23. Serial Control Port Timing
Parameter
Description
tDS
Setup time between data and rising edge of SCLK
tDH
Hold time between data and rising edge of SCLK
tCLK
Period of the clock
tS
Setup time between CSB and SCLK
tH
Hold time between CSB and SCLK
tHI
Minimum period that SCLK must be in a logic high state
tLO
Minimum period that SCLK must be in a logic low state
Figure 52. Use of CSB to Define Communications Cycle
05046-040
CSB
SCLK
SDIO
tHI
tLO
tCLK
tS
tDS
tDH
tH
BI N
BI N + 1
05046-067
CSB
CSB TOGGLE INDICATES
CYCLE COMPLETE
16 INSTRUCTION BITS + 8 DATA BITS
COMMUNICATION CYCLE 1
COMMUNICATION CYCLE 2
TIMING DIAGRAM FOR TWO SUCCESSIVE CUMMUNICATION CYCLES. NOTE THAT CSB MUST
BE TOGGLED HIGH AND THEN LOW AT THE COMPLETION OF A COMMUNICATION CYCLE.
tPWH
SCLK
SDIO
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PDF描述
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參數(shù)描述
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