參數(shù)資料
型號： AD9510BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 19/56頁
文件大?。?/td> 0K
描述： IC CLOCK DIST 8OUT PLL 64LFCSP
標準包裝： 1
類型： 扇出緩沖器（分配），除法器
PLL： 是
輸入： 時鐘
輸出： CMOS，LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:8
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1.2GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤
配用： AD9510-VCO/PCBZ-ND - BOARD EVALUATION FOR AD9510
AD9510/PCBZ-ND - BOARD EVALUATION FOR AD9510
AD9510
Data Sheet
Rev. B | Page 26 of 56
PLL WITH EXTERNAL VCO AND BAND-PASS
FILTER FOLLOWED BY CLOCK DISTRIBUTION
An external band-pass filter (BPF) can be used to improve the
phase noise and spurious characteristics of the PLL output. This
option is most appropriate to optimize cost by choosing a less
expensive VCO combined with a moderately priced filter. Note
that the BPF is shown outside of the VCO-to-N divider path,
with the BP filter outputs routed to CLK1. Save some power by
shutting off unused functions, and by powering down any unused
clock channels (see the Register Map and Description section).
Figure 32. AD9510 with VCO and BPF Filter
05046-012
R
N
PFD
STATUS
CHARGE
PUMP
LVDS/CMOS
DIVIDE
LVDS/CMOS
DIVIDE
LVPECL
DIVIDE
LVPECL
DIVIDE
LVPECL
DIVIDE
LVPECL
DIVIDE
LVDS/CMOS
DIVIDE
LVDS/CMOS
DIVIDE
T
SERIAL
PORT
FUNCTION
VREF
AD9510
PLL
REF
CLK1
CLK2
REFERENCE
INPUT
REFIN
LOOP
FILTER
VCO
BPF
CLOCK
OUTPUTS
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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