參數(shù)資料
型號(hào)： AD7148ACPZ-1REEL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 40/57頁(yè)
文件大小： 0K
描述： IC CAP-TO-DGTL CONV PROG 16LFCSP
標(biāo)準(zhǔn)包裝： 5,000
類型： 電容性
觸摸面板接口： 2 線
輸入數(shù)/鍵： 8 鍵
分辨率（位）： 16 b
數(shù)據(jù)接口： I²C，串行
數(shù)據(jù)速率/采樣率 (SPS，BPS)： 250k
電壓基準(zhǔn)： 內(nèi)部
電源電壓： 2.6 V ~ 3.3 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-VQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 16-LFCSP
包裝： 帶卷 (TR)
AD7148
Rev. A | Page 44 of 56
Table 34. STAGE3 Configuration Registers
Address
Data
Bit
Default
Value
Type
Mnemonic
Description
0x098
[15:0]
X
R/W
STAGE3_CONNECTION_SETUP[6:0]
STAGE3 CIN[6:0] connection setup (see Table 39
0x099
[15:0]
X
R/W
STAGE3_CONNECTION_SETUP[7]
STAGE3 CIN7 connection setup (see Table 40)
0x09A
[15:0]
X
R/W
STAGE3_AFE_OFFSET
STAGE3 AFE offset control (see Table 41)
0x09B
[15:0]
X
R/W
STAGE3_SENSITIVITY
STAGE3 sensitivity control (see Table 42)
0x09C
[15:0]
X
R/W
STAGE3_OFFSET_LOW
STAGE3 initial offset low value
0x09D
[15:0]
X
R/W
STAGE3_OFFSET_HIGH
STAGE3 initial offset high value
0x09E
[15:0]
X
R/W
STAGE3_OFFSET_HIGH_CLAMP
STAGE3 offset high clamp value
0x09F
[15:0]
X
R/W
STAGE3_OFFSET_LOW_CLAMP
STAGE3 offset low clamp value
Table 35. STAGE4 Configuration Registers
Address
Data
Bit
Default
Value
Type
Mnemonic
Description
0x0A0
[15:0]
X
R/W
STAGE4_CONNECTION_SETUP[6:0]
STAGE4 CIN[6:0] connection setup (see Table 39)
0x0A1
[15:0]
X
R/W
STAGE4_CONNECTION_SETUP[7]
STAGE4 CIN7 connection setup (see Table 40)
0x0A2
[15:0]
X
R/W
STAGE4_AFE_OFFSET
STAGE4 AFE offset control (see Table 41)
0x0A3
[15:0]
X
R/W
STAGE4_SENSITIVITY
STAGE4 sensitivity control (see Table 42)
0x0A4
[15:0]
X
R/W
STAGE4_OFFSET_LOW
STAGE4 initial offset low value
0x0A5
[15:0]
X
R/W
STAGE4_OFFSET_HIGH
STAGE4 initial offset high value
0x0A6
[15:0]
X
R/W
STAGE4_OFFSET_HIGH_CLAMP
STAGE4 offset high clamp value
0x0A7
[15:0]
X
R/W
STAGE4_OFFSET_LOW_CLAMP
STAGE4 offset low clamp value
Table 36. STAGE5 Configuration Registers
Address
Data
Bit
Default
Value
Type
Name
Description
0x0A8
[15:0]
X
R/W
STAGE5_CONNECTION_SETUP[6:0]
STAGE5 CIN[6:0] connection setup (see Table 39)
0x0A9
[15:0]
X
R/W
STAGE5_CONNECTION_SETUP[7]
STAGE5 CIN7 connection setup (see Table 40)
0x0AA
[15:0]
X
R/W
STAGE5_AFE_OFFSET
STAGE5 AFE offset control (see Table 41)
0x0AB
[15:0]
X
R/W
STAGE5_SENSITIVITY
STAGE5 sensitivity control (see Table 42)
0x0AC
[15:0]
X
R/W
STAGE5_OFFSET_LOW
STAGE5 initial offset low value
0x0AD
[15:0]
X
R/W
STAGE5_OFFSET_HIGH
STAGE5 initial offset high value
0x0AE
[15:0]
X
R/W
STAGE5_OFFSET_HIGH_CLAMP
STAGE5 offset high clamp value
0x0AF
[15:0]
X
R/W
STAGE5_OFFSET_LOW_CLAMP
STAGE5 offset low clamp value
Table 37. STAGE6 Configuration Registers
Address
Data
Bit
Default
Value
Type
Mnemonic
Description
0x0B0
[15:0]
X
R/W
STAGE6_CONNECTION_SETUP[6:0]
STAGE6 CIN[6:0] connection setup (see Table 39)
0x0B1
[15:0]
X
R/W
STAGE6_CONNECTION_SETUP[7]
STAGE6 CIN7 connection setup (see Table 40)
0x0B2
[15:0]
X
R/W
STAGE6_AFE_OFFSET
STAGE6 AFE offset control (see Table 41)
0x0B3
[15:0]
X
R/W
STAGE6_SENSITIVITY
STAGE6 sensitivity control (see Table 42)
0x0B4
[15:0]
X
R/W
STAGE6_OFFSET_LOW
STAGE6 initial offset low value
0x0B5
[15:0]
X
R/W
STAGE6_OFFSET_HIGH
STAGE6 initial offset high value
0x0B6
[15:0]
X
R/W
STAGE6_OFFSET_HIGH_CLAMP
STAGE6 offset high clamp value
0x0B7
[15:0]
X
R/W
STAGE6_OFFSET_LOW_CLAMP
STAGE6 offset low clamp value
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