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參數(shù)資料
| 型號(hào)： | AD6641BCPZRL7-500 |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 5/28頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC IF RCVR 11BIT 200MSPS 56LFCSP |
| 標(biāo)準(zhǔn)包裝： | 750 |
| 應(yīng)用： | 無(wú)線通信系統(tǒng) |
| 接口： | CMOS，LVDS，并聯(lián)， 串行，SPI |
| 電源電壓： | 1.8 V ~ 2 V |
| 封裝/外殼： | 56-VFQFN 裸露焊盤(pán)，CSP |
| 供應(yīng)商設(shè)備封裝： | 56-LFCSP-VQ（8x8） |
| 包裝： | 帶卷 (TR) |
| 安裝類型： | 表面貼裝 |
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AD6641
Rev. 0 | Page 13 of 28
FU
LL
EMPTY
PD0
VIN+
VIN–
AVDD
CML
AVDD
VREF
AVDD
PD10
CL
K–
AVD
D
DR
VDD
DR
G
ND
FIL
L
–
FIL
L
+
DU
MP
CL
K+
AVD
D
PCLK–
PCLK+
DN
C
SPI_VDDIO
DNC
PD1
PD2
PD3
DRVDD
DRGND
PD4
PD5
PD6
PD7
PD8
PD9
PD11
SP_SD
O
DN
C
DN
C
DN
C
SP
_SDFS
SP_SC
L
K
DR
G
ND
DR
VDD SD
IO
SC
L
K
CSB DN
C
PIN 1
INDICATOR
1
2
3
4
5
6
7
8
9
10
11
12
13
14
35
36
37
38
39
40
41
42
34
33
32
31
30
29
51 61 71
91
12
02
22 32 42 52 62 72 82
81
54
64
74
84
94
05
15
25
35
45
44 34
AD6641
55
65
TOP VIEW
(Not to Scale)
0
9813
-00
9
1. DNC = DO NOT CONNECT. DO NOT CONNECT TO THIS PIN.
2. THE EXPOSED PAD IS THE ONLY ANALOG GROUND
CONNECTION FOR THE CHIP. IT MUST BE CONNECTED TO PCB AGND.
Figure 9. Pin Configuration for Parallel CMOS Mode
Table 9. Parallel CMOS Mode Pin Function Descriptions
Pin No.
Mnemonic
Description
0
EPAD
Exposed Pad. The exposed pad is the only ground connection for the chip. The pad must be
connected to PCB AGND.
1, 2, 18, 19, 20, 28, 54
DNC
Do Not Connect. Do not connect to this pin.
3
PD0
PD0 Data Output.
4
PD1
PD1 Data Output.
5
PD2
PD2 Data Output.
6
PD3
PD3 Data Output.
7, 24, 47
DRVDD
1.9 V Digital Output Supply.
8, 23, 48
DRGND
Digital Output Ground.
9
PD4
PD4 Data Output.
10
PD5
PD5 Data Output.
11
PD6
PD6 Data Output.
12
PD7
PD7 Data Output.
13
PD8
PD8 Data Output.
14
PD9
PD9 Data Output.
15
PD10
PD10 Data Output.
16
PD11
PD11 Data Output (MSB).
17
SP_SDO
SPORT Output.
21
SP_SDFS
SPORT Frame Sync Input (Slave Mode)/Output (Master Mode).
22
SP_SCLK
SPORT Clock Input (Slave Mode)/Output (Master Mode).
25
SDIO
Serial Port Interface (SPI) Data Input/Output (Serial Port Mode).
26
SCLK
Serial Port Interface Clock (Serial Port Mode).
27
CSB
Serial Port Chip Select (Active Low).
29
SPI_VDDIO
1.9 V or 3.3 V SPI I/O Supply.
30, 32, 33, 34, 37, 38, 39,
41, 42, 43, 46
AVDD
1.9 V Analog Supply.
31
VREF
Voltage Reference Input/Output. Nominally 0.75 V.
35
VIN+
Analog Input—True.
36
VIN
Analog Input—Complement.
40
CML
Common-Mode Output. Enabled through the SPI, this pin provides a reference for the
optimized internal bias voltage for VIN+ and VIN.
44
CLK+
Clock Input—True.
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