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參數(shù)資料
| 型號： | 30046-23 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Low Power Integrated x86-Compatible 32-Bit Geode GXLV Processor(低功耗集成兼容X86的32位 Geode GXLV技術(shù)處理器) |
| 中文描述： | 32-BIT, 200 MHz, MICROPROCESSOR, CPGA320 |
| 封裝： | SPGA-320 |
| 文件頁數(shù)： | 107/247頁 |
| 文件大?。?/td> | 4379K |
| 代理商： | 30046-23 |
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Revision 1.2
107
www.national.com
Integrated Functions (
Continued
)
G
4.3
The memory controller arbitrates requests from the X-Bus
(processor and PCI), display controller, and graphics pipe-
line.
MEMORY CONTROLLER
The GXLV processor supports LVTTL (low voltage TTL)
technology. LVTTL technology allows the SDRAM inter-
face of the memory controller to run at frequencies up to
100 MHz.
The SDRAM clock is a function of the core clock. The
SDRAM bus can be run at speeds that range between 66
MHz and 100 MHz. The core clock can be divided down
from 2 to 5 in half clock increments to generate the
SDRAM clock. SDRAM frequencies between 79 MHz and
100 MHz are only supported for certain types of closed
systems and strict design rules must be adhered to. For
further details, contact your local National Semiconductor
technical support representative.
A basic block diagram of the memory controller is shown
in Figure 4-3.
Figure 4-3. Memory Controller Block Diagram
Address
Control/MUX
Processor/PCI
Display Controller
Graphics Pipeline
Processor/PCI Address
Processor/PCI I/F
Display Controller I/F
Graphics Pipeline I/F
Arbiter
SDRAM
Sequence
Controller
RASA#,RASB#
CKEA, CKEB
WEA#/WEB#
Configuration
Registers
MA[12:0]
BA[1:0]
Display Controller Address
Graphics Pipeline Address
Processor/PCI Data
Display Controller Data
Graphics Pipeline Data
Processor/PCI
Write Buffer (16 Bytes)
Display Controller
Write Buffer (16 Bytes)
MD[63:0]
Read Buffer
(16 Bytes)
Timing
Controller
Graphics Controller
Write Buffer (16 Bytes)
Control
Control
Control
DQM[7:0]
CASA#,CASB#
CS[3:0]#
RFSH
Clock Divider
2, 2.5, 3, 3.5, 4, 4.5, 5
SDCLK[3:0]
Core Clock (ph2)
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