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參數(shù)資料
| 型號： | μPD9210FGC-7EA |
| 廠商： | NEC Corp. |
| 英文描述： | USB Host Controller(USB主控制器) |
| 中文描述： | USB主機控制器（的USB主控制器） |
| 文件頁數(shù)： | 56/95頁 |
| 文件大?。?/td> | 423K |
| 代理商： | ΜPD9210FGC-7EA |
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CHAPTER 4 POWER MANAGEMENT
56
Flow C
(a) Assert CRUN (only when CLKRUN# is at high level)
(b) Normal clock supply
(c) Multiple Clock Continues operation using CRUN, when necessary
The maximum allowable time between assertion of CRUN and reset to normal clock operation is 5
μ
s. See the
specifications of PCI Mobile Design Guide for CRUN operations.
(HC)
(System)
(HC)
Flow D
(a) Send RESUME signal from USB
(only when HCFS = USB_SUSPEND)
(b) Assert WAKE and set WakeupStatus
(c) Reset to WAKEUP processing and normal clock
(d) Clear WakeupStatus
(e) Deassert WAKE
(f)
Set device state to D0 and Wakeup Enable to 0
(g) Assert INTA
(h) Interrupt servicing
(i)
Deassert INTA
INTA and WAKE output are synchronized to a 12-MHz clock and there is a delay of up to 170 ns between clearing
of the status register and clearing of INTA or WAKE.
(USB)
(HC)
(System)
(System)
(HC)
(System)
(HC)
(System)
(HC)
Flow E
(a) Set HCFS in HcControl Register to USB_RESET or USB_SUSPEND (HCD)
(b) Set device state to D2
(c) Set StatusChangeStandby bit
(d) Set Wakeup Enable to 1
(e) Enable PCI bus state change
When the PCI bus state changes, the system must wait until the StatusChangeStandby bit in the Power
Management Control/Status Register goes high. When activating a wakeup via a resume signal from the USB,
the HCFS must be set to USB_SUSPEND.
(System)
(HC)
(System)
(System)
Flow F
(a) Set HCFS in HcControl Register to USB_RESET
(b) Set device state to D3
(c) Set StatusChangeStandby bit
(d) Enable PCI bus state change
When the PCI bus state changes, the system must wait until the StatusChangeStandby bit in the Power
Management Control/Status Register goes high. Other methods for setting a transition to the D3 state include
using power-off or HW_RST. If using HW_RST, make sure that synchronization is maintained between the HCD
and the HC. In the case of a transition to D3 using HW_RST, the device does not acknowledge any kind of PCI
access. After HW_RST is cleared, the device state is D0.
(HCD)
(System)
(HC)
(System)
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PDF描述 |
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參數(shù)描述 |
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